第01章
时序约束概述
什么是时序约束 · 为什么需要时序约束 · 在数字IC设计流程中的位置
基础概念
第02章
时序路径基础
路径组成 · 建立/保持时间 · 时钟偏斜与抖动
核心路径
第03章
时钟约束入门
create_clock · 周期与占空比 · 延迟与不确定性
时钟SDC
第04章
输入输出延迟约束
set_input_delay · set_output_delay · 虚拟时钟应用
IO边界
第05章
时序例外约束
伪路径 · 多周期路径 · 最大/最小延迟约束
例外优化
第06章
时序约束分层策略
顶层与模块级约束 · 继承与覆盖 · 文件组织管理
策略层次
第07章
综合与布局布线中的时序约束
综合阶段策略 · 布局布线调整 · 时序收敛迭代
实现收敛
第08章
时序分析报告解读
建立/保持时间违例 · 关键路径识别
分析报告
第09章
跨时钟域（CDC）约束
同步器设计 · 异步FIFO约束 · CDC伪路径设置
CDC同步
第10章
片上变化（OCV）与时序裕量
OCV概念 · CRPR · 时序裕量计算与分配
OCV裕量
第11章
功耗感知时序约束
DVFS约束 · 多电压域 · 功耗与性能权衡
功耗DVFS
第12章
高级时钟约束
generate_clock · 时钟门控检查 · 多时钟域交互
时钟高级
第13章
时序约束的自动化与脚本化
Tcl脚本应用 · 约束生成工具 · 验证流程
脚本自动化
第14章
时序约束的调试与优化
违例原因分析 · 逻辑/物理优化 · 迭代策略
调试优化
第15章
时序约束的文档与团队协作
编写规范 · 版本控制 · 评审与协作
文档团队
第16章
时序约束与物理设计
布局规划 · CTS约束 · 布线后优化
物理CTS
第17章
时序约束与功能验证
仿真模型影响 · 后仿真检查 · 形式化验证
验证后仿
第18章
时序约束在FPGA中的应用
FPGA特点 · Xilinx/Vivado · Altera/Quartus
FPGA工具
第19章
时序约束在ASIC中的应用
ASIC复杂性 · 库单元模型 · PVT约束
ASIC工艺角
第20章
时序约束的可靠性设计
老化效应NBTI/PBTI · 冗余裕量 · 抗辐射
可靠性老化
第21章
时序约束与机器学习
时序预测 · 自动优化 · 智能约束生成
ML智能
第22章
时序约束的标准化
SDC标准 · UPF时序 · IEEE标准
标准SDC
第23章
时序约束的案例分析
高性能处理器 · 低功耗IoT · 高速接口DDR/SerDes
案例实战
第24章
时序约束的常见误区
过度/不足约束 · 忽略CTS · 错误使用例外
误区经验
第25章
时序约束的进阶技巧
MMMC分析 · SSTA · 时序驱动布局布线
进阶MMMC
第26章
时序约束与信号完整性
串扰影响 · IR Drop效应 · EMI考量
SI串扰
第27章
时序约束与测试/DFT
扫描链约束 · JTAG约束 · BIST约束
DFT测试
第28章
时序约束的生态系统
EDA工具链 · 开源工具 · 云平台
生态工具
第29章
时序约束的未来趋势
3nm/2nm挑战 · 3D IC · 量子时序概念
前沿趋势
第30章
时序约束综合实战
RTL到GDS完整流程 · 项目演练 · 常见问题
实战项目