3、时钟约束入门：创建时钟（create_clock）、时钟周期与占空比、时钟延迟与不确定性

时钟，是数字芯片的「心跳」。没有它，整个系统就是一盘散沙。

做时序约束，第一步就是告诉工具：我的时钟长什么样。说白了，就是给工具画一张时钟的「身份证照片」。今天咱们就聊聊这张照片该怎么拍。

在 SDC 约束文件里，create_clock 是最基础、最常用的命令。它的语法其实不复杂：

create_clock -name <时钟名> -period <周期> [ -waveform <上升沿/下降沿时间> ] [get_ports <端口名>]

我个人习惯，每次新建时钟都会给它起个有意义的名字。比如 clk_sys、clk_ddr，而不是直接用端口名。为什么？因为后期调试时，你看到 clk_sys 就知道这是系统主时钟，而看到 clk 可能得翻半天代码。

举个例子：

create_clock -name clk_sys -period 10.0 [get_ports sys_clk]

这条命令的意思是：在端口 sys_clk 上创建一个名为 clk_sys 的时钟，周期是 10ns（也就是 100MHz）。

注意： 如果你不指定 -name，工具会默认用端口名作为时钟名。但万一你给同一个端口定义了多个时钟（比如分频时钟），名字就会冲突。所以，养成好习惯，每次都写 -name。

时钟周期，就是时钟信号重复一次的时间。比如 10ns 的周期，意味着每 10ns 来一个上升沿。

占空比呢？就是高电平时间占整个周期的比例。默认情况下，工具认为占空比是 50%，也就是高电平 5ns、低电平 5ns。

但实际项目中，占空比不一定是 50%。比如 DDR 接口的时钟，有时会用到 45% 或 55% 的占空比。这时候就需要用 -waveform 参数来指定。

create_clock -name clk_ddr -period 5.0 -waveform {0 2.25} [get_ports ddr_clk]

这个例子中，周期是 5ns，上升沿在 0ns，下降沿在 2.25ns。占空比就是 2.25/5 = 45%。

小技巧： -waveform 的格式是 {上升沿时间下降沿时间}。如果你只写一个时间，比如 -waveform {1.0}，工具会认为上升沿在 1.0ns，下降沿在 1.0 + 周期/2 的位置。嗯，这里要注意，别搞混了。

我曾经遇到过一个项目，时钟占空比写错了，导致 setup 和 hold 检查全乱套。后来查了三天才发现是 waveform 参数少写了一个数字。从那以后，我每次写 -waveform 都会反复核对。

时钟从源端走到寄存器，需要时间。这个时间就是时钟延迟。它分为两部分：

在综合阶段，我们通常用 set_clock_latency 来估算：

set_clock_latency -source 0.5 [get_clocks clk_sys]
set_clock_latency 0.8 [get_clocks clk_sys]

第一条命令设置了 0.5ns 的源延迟，第二条设置了 0.8ns 的网络延迟。加起来，时钟从源端到寄存器总共延迟了 1.3ns。

  关键点： 时钟延迟不是固定的，它会随 PVT（工艺、电压、温度）变化。所以实际项目中，我们通常会给一个范围，而不是一个固定值。

再来说说时钟不确定性（Clock Uncertainty）。它描述了时钟沿可能出现的抖动和偏差。说白了，就是时钟没那么「准时」，总会有一些随机波动。

我们用 set_clock_uncertainty 来设置：

set_clock_uncertainty -setup 0.2 [get_clocks clk_sys]
set_clock_uncertainty -hold 0.1 [get_clocks clk_sys]

这里，setup 不确定性设了 0.2ns，hold 不确定性设了 0.1ns。为什么 setup 比 hold 大？因为 setup 受时钟抖动影响更大，而 hold 主要受时钟偏差影响。

避坑指南： 我曾经把 uncertainty 设得太大，结果工具报了一堆 setup 违例。后来发现，其实芯片根本没那么差。所以，uncertainty 的值要参考芯片的时钟树设计，别拍脑袋乱写。

下面这张图，帮你理清时钟约束的核心逻辑：

最后，分享几个我踩过的坑：

时钟名别重复： 同一个设计中，时钟名必须唯一。我曾经在两个模块里都定义了 clk，结果工具报错说时钟名冲突。
周期单位要统一： SDC 里默认单位是 ns。如果你用 ps，记得换算。我见过有人把 10ns 写成 10ps，结果工具以为时钟是 100GHz，直接崩溃。
不确定性别乱设： 参考芯片的时钟树设计文档，或者用经验值。一般 setup 不确定性在 0.1~0.3ns 之间，hold 在 0.05~0.15ns 之间。

时钟约束入门，说白了就是三件事：告诉工具时钟长什么样、时钟走多快、时钟有多不准。掌握了这些，后面的复杂时序约束就好办了。

个人建议： 刚开始做时钟约束时，先用简单的例子练手。比如创建一个 100MHz 的时钟，设上延迟和不确定性，然后跑一遍 STA，看看结果。慢慢你就会找到感觉。

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