时序路径基础：起点、终点与时间窗口
大家好，我是老李。今天我们来聊聊时序路径的基础。说实话，很多工程师做了好几年设计，对时序路径的理解还停留在「大概知道」的层面。我个人觉得，这恰恰是很多时序问题的根源。
时序路径，说白了就是数据从哪出发、经过什么、最终到哪去。你想想看，一条路径搞不清楚，后面的约束怎么可能做对？
时序路径的三大组成
一条完整的时序路径，由三个部分组成：
- 起点（Startpoint）：通常是时钟触发的寄存器时钟引脚，也可能是输入端口
- 组合逻辑（Combinational Logic）：路径中间的门电路、多路选择器、加法器等
- 终点（Endpoint）：通常是寄存器的数据输入引脚，也可能是输出端口
我在项目中遇到过一位同事，他总以为时序路径只关心寄存器到寄存器。结果有一次，一个输入端口直接连到寄存器的路径没约束，流片回来发现采样总是不稳定。嗯，从那以后他再也不敢忽略端口路径了。
核心要点：任何一条路径，起点和终点必须明确。起点是数据发射的时刻基准，终点是数据捕获的时刻基准。
建立时间与保持时间
这两个概念，我估计大家都背过。但真正理解的人不多。
建立时间（Setup Time）：数据必须在时钟有效沿之前稳定下来的最短时间。
保持时间（Hold Time）：数据必须在时钟有效沿之后保持稳定的最短时间。
为什么会这样？因为寄存器内部有个采样窗口。数据在这个窗口内必须稳定，否则寄存器会进入亚稳态——说白了就是输出不确定，可能0可能1，甚至振荡。
我曾经在一个28nm的项目上，因为保持时间违规，导致芯片在低温下频繁出错。查了整整两周，最后发现是一条路径的保持时间余量只有2ps。你想想看，2ps是什么概念？一个门延迟都不够。
我的习惯：做时序分析时，我通常给建立时间留10%的余量，保持时间留5%的余量。别卡得太死，工艺角一波动你就哭了。
时钟偏斜（Clock Skew）
时钟偏斜，就是同一个时钟信号到达不同寄存器的时刻差异。为什么会这样？因为时钟树有长度、有负载、有工艺偏差。
时钟偏斜分为两种：
- 正偏斜（Positive Skew）：终点时钟比起点时钟晚到。这对建立时间有利，但对保持时间不利。
- 负偏斜（Negative Skew）：终点时钟比起点时钟早到。这对保持时间有利，但对建立时间不利。
我记得有一次做后端优化，时钟树综合工程师把偏斜做得特别小，结果建立时间反而过不了。为什么？因为有时候适当的正偏斜反而能帮你解决建立时间问题。这就是所谓的「有用偏斜（Useful Skew）」。
避坑指南：我曾经在一条高频路径上故意引入正偏斜来救建立时间，结果忘了检查保持时间。流片回来，那条路径的保持时间直接崩了。记住：救建立时间的同时，一定要复核保持时间。
时钟抖动（Jitter）
时钟抖动，是时钟周期的不确定性。它来自PLL的相位噪声、电源噪声、衬底噪声等。
抖动分为：
- 周期抖动（Period Jitter）：每个时钟周期的实际长度与理想周期的偏差
- 相位抖动（Phase Jitter）：时钟边沿相对于理想位置的偏移
- 长期抖动（Long-term Jitter）：多个周期累积的抖动
做STA时，我们通常把抖动当作时序预算的一部分。比如你的时钟周期是10ns，抖动是±50ps，那你的有效周期就只有9.9ns了。
我个人习惯在约束里直接加上时钟不确定性（clock uncertainty），把抖动和偏斜一起打包处理。这样简单粗暴，但有效。
关键公式：
建立时间检查：T_clk + T_skew + T_setup ≤ T_data_path + T_hold_margin
保持时间检查：T_data_path ≥ T_hold + T_skew + T_jitter知识体系总览
下面这张图，是我自己总结的时序路径知识框架。你可以把它当作一个快速索引：
我的建议：刚开始学STA时，别急着跑工具。先拿张纸，把每条路径的起点、终点、组合逻辑画出来。手动算一遍建立时间和保持时间。这样做过三五条路径，你对时序的理解会上一个台阶。
好了，这一章的内容就到这里。时序路径是STA的基石，搞懂了它，后面的约束策略才能有的放矢。记住：起点、终点、组合逻辑，三个要素缺一不可；建立时间、保持时间，两个窗口必须同时满足；偏斜和抖动，两个非理想因素必须纳入预算。
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