第01章
时序约束概述
什么是时序约束、为什么需要、在FPGA设计流程中的位置
基础概念
第02章
时序分析基础
建立时间与保持时间、时钟偏斜与抖动、时序路径组成
建立时间保持时间
第03章
SDC语法入门
SDC文件结构、常用命令概览、注释规范
SDC语法
第04章
主时钟约束
create_clock详解、周期与占空比、多时钟域、虚拟时钟
主时钟虚拟时钟
第05章
生成时钟约束
create_generated_clock、分频倍频、相位对齐、级联
生成时钟分频
第06章
时钟分组与异步时钟
set_clock_groups、CDC处理、false_path与max_delay区别
异步CDC
第07章
输入延迟约束（一）
set_input_delay基础、最小/最大延迟、参考时钟选择
输入延迟系统同步
第08章
输入延迟约束（二）
多比特总线、-min/-max工程意义、DDR接口输入约束
总线DDR
第09章
输出延迟约束（一）
set_output_delay基础、外部器件时序关系、参考时钟绑定
输出延迟外部器件
第10章
输出延迟约束（二）
多路输出、-clock_fall应用、源同步输出接口
源同步clock_fall
第11章
伪路径约束
set_false_path应用、跨时钟域伪路径、复位信号、异步信号
伪路径异步
第12章
多周期路径约束
set_multicycle_path、建立/保持多周期、快时钟到慢时钟
多周期慢时钟
第13章
最大/最小延迟约束
set_max_delay/set_min_delay、异步握手、组合逻辑路径
max_delay握手
第14章
时钟不确定性约束
set_clock_uncertainty、抖动与余量、不同时钟域设置
不确定性抖动
第15章
时序例外优先级
优先级规则、重叠路径处理、report_exceptions
优先级例外
第16章
时序约束脚本组织
Tcl脚本基础、变量循环、分层设计、模块化约束
Tcl模块化
第17章
综合阶段时序约束
综合与布局布线差异、过约束技巧、综合报告解读
综合过约束
第18章
布局布线后时序收敛
时序报告分析(setup/hold)、关键路径、slack优化
收敛slack
第19章
多时钟域约束实战
异步FIFO、跨时钟域同步器、MUX同步、双锁存器
异步FIFO同步器
第20章
高速接口时序约束
DDR3/DDR4、SERDES、源同步接口完整约束示例
DDRSERDES
第21章
复位信号时序约束
异步复位同步释放、复位网络分析、false_path应用
复位同步释放
第22章
I/O约束与管脚规划
set_input/output_delay物理意义、I/O标准、管脚分配影响
I/O管脚
第23章
时序约束调试技巧
report_timing深度使用、clock_interaction分析、冲突排查
调试report_timing
第24章
时序约束脚本自动化
Tcl脚本生成约束、参数化模板、批量修改技巧
自动化Tcl
第25章
跨平台约束兼容性
Vivado与Quartus SDC差异、Synplify语法、统一脚本
兼容性Vivado
第26章
时序约束验证
约束覆盖率、未约束路径分析、report_analysis_coverage
验证覆盖率
第27章
低功耗与时序约束
时钟门控约束、电源域切换、动态频率调整
低功耗门控
第28章
时序约束文档化
注释规范、版本管理、变更记录、团队协作
文档版本
第29章
复杂设计约束案例
SoC系统、多芯片系统、分层约束与增量编译
SoC增量编译
第30章
时序约束进阶与未来趋势
机器学习优化、AI辅助约束、新一代EDA特性
AI未来