01
AXI总线概述
AXI4、AXI4-Lite、AXI4-Stream协议对比，AXI互连结构简介。
协议基础互连
02
时序约束基础
建立时间与保持时间概念，时钟抖动与时钟偏斜，时序路径分类。
STA时钟
03
时钟约束实战
create_clock与create_generated_clock用法，虚拟时钟的应用场景。
时钟SDC
04
输入延迟约束
set_input_delay详解，系统同步与源同步接口的区别。
I/O约束同步
05
输出延迟约束
set_output_delay详解，max/min延迟的含义。
I/O约束max/min
06
AXI写地址通道约束
AW通道时序分析，地址总线的输入延迟设置。
写地址AW
07
AXI写数据通道约束
W通道时序分析，数据总线的多周期路径处理。
写数据多周期
08
AXI写响应通道约束
B通道时序分析，响应信号的输出延迟设置。
写响应B通道
09
AXI读地址通道约束
AR通道时序分析，与AW通道的异同点。
读地址AR
10
AXI读数据通道约束
R通道时序分析，读数据与写数据的区别。
读数据R通道
11
AXI互连的伪路径约束
set_false_path在跨时钟域中的应用，异步FIFO的时序豁免。
伪路径CDC
12
AXI互连的多周期路径
set_multicycle_path在AXI总线中的应用，数据有效窗口分析。
多周期MCP
13
AXI互连的时钟域交叉
CDC同步器设计，格雷码与双触发器同步。
CDC同步器
14
AXI互连的时序例外管理
set_max_delay与set_min_delay的使用场景。
例外max/min
15
AXI互连的I/O约束策略
顶层接口约束，模块级与芯片级约束的差异。
I/O层次化
16
AXI互连的时序收敛技巧
关键路径优化，寄存器插入与流水线设计。
收敛流水线
17
AXI互连的功耗与时序权衡
时钟门控对时序的影响，低功耗设计中的时序考量。
低功耗门控
18
AXI互连的片上变化建模
OCV与AOCV，derate因子的设置方法。
OCVderate
19
AXI互连的时序报告分析
report_timing解读，slack与critical path分析。
报告slack
20
AXI互连的约束验证
check_timing与report_analysis_coverage的使用。
验证覆盖
21
AXI互连的跨die时序约束
多芯片封装中的时序挑战，die-to-die接口约束。
多die封装
22
AXI互连的复位时序约束
异步复位同步释放，复位网络的时序分析。
复位同步释放
23
AXI互连的DFT模式时序约束
扫描链模式下的时序例外，测试时钟约束。
DFT扫描链
24
AXI互连的电压域时序约束
多电压域设计，电平转换器的时序建模。
电压域电平转换
25
AXI互连的工艺角分析
best/worst/typical corner，温度反转效应。
PVTcorner
26
AXI互连的时序预算分配
模块级时序预算，顶层与子模块的约束协调。
预算协调
27
AXI互连的自动化约束生成
Tcl脚本编写，基于设计参数的约束生成。
Tcl自动化
28
AXI互连的约束管理流程
版本控制，约束文件组织，回归验证。
流程版本
29
AXI互连的常见时序问题排查
setup/hold violation修复，时钟歪斜调试。
调试violation
30
AXI互连的实战案例
完整AXI4互连设计约束实例，从RTL到GDS的时序闭环。
实战全流程