01
时序约束基础
什么是时序约束？为什么需要时序约束？时序约束在卷积加速器设计中的重要性。
基础概念
02
时钟约束入门
create_clock命令详解、时钟周期、占空比、时钟源、时钟组。
时钟SDC
03
生成时钟约束
create_generated_clock命令详解、分频时钟、倍频时钟、相移时钟。
生成时钟PLL
04
时钟不确定性
set_clock_uncertainty命令详解、时钟抖动、时钟偏斜、裕量设置。
抖动裕量
05
时钟延迟约束
set_clock_latency命令详解、时钟源延迟、时钟网络延迟、时钟树综合。
延迟时钟树
06
输入延迟约束
set_input_delay命令详解、输入路径分析、最大/最小延迟、参考时钟。
输入接口
07
输出延迟约束
set_output_delay命令详解、输出路径分析、外部负载建模、参考时钟。
输出接口
08
时序路径分类
输入到寄存器、寄存器到寄存器、寄存器到输出、输入到输出。
路径分类
09
建立时间与保持时间
建立时间检查、保持时间检查、时序裕量计算、违例分析。
setuphold
10
时序例外约束
set_false_path命令详解、异步时钟域、复位路径、测试模式路径。
例外false_path
11
多周期路径约束
set_multicycle_path命令详解、慢速路径、流水线路径、握手信号。
多周期握手
12
最大延迟约束
set_max_delay命令详解、组合逻辑路径、异步路径、接口时序。
max_delay组合
13
最小延迟约束
set_min_delay命令详解、保持时间修复、竞争条件、数据保持。
min_delay保持
14
时钟域交叉约束
CDC同步器、set_clock_groups命令、异步FIFO、握手协议。
CDC异步
15
时序约束文件管理
SDC文件结构、约束分层、模块化约束、版本控制。
SDC管理
16
卷积加速器架构
卷积计算单元、数据流、存储层次、控制逻辑。
架构卷积
17
卷积核时序约束
权重加载路径、输入特征图路径、输出特征图路径、累加器路径。
卷积核路径
18
数据路径时序优化
流水线插入、寄存器重定时、路径平衡、扇出优化。
优化流水线
19
存储接口时序约束
SRAM接口、寄存器文件接口、DMA接口、AXI总线接口。
存储接口
20
控制路径时序约束
状态机路径、控制信号路径、使能信号路径、握手信号路径。
控制状态机
21
时序收敛策略
综合策略、布局策略、时钟树策略、布线策略。
收敛策略
22
时序分析工具
PrimeTime使用入门、时序报告解读、关键路径分析、违例修复。
PrimeTime分析
23
时序约束调试
常见错误、约束冲突、约束覆盖、约束验证。
调试验证
24
功耗与时序权衡
电压缩放、时钟门控、多阈值库、动态电压频率调整。
功耗权衡
25
工艺角时序分析
典型工艺角、最差工艺角、最好工艺角、温度反转效应。
PVT工艺角
26
片上变化约束
OCV分析、derate因子、CRPR、AOCV。
OCV变化
27
时序约束自动化
Tcl脚本编写、约束生成、约束检查、约束优化。
Tcl自动化
28
卷积加速器案例
8x8卷积加速器时序约束实战、关键路径分析、时序收敛。
实战案例
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高级时序技术
机器学习辅助时序优化、AI驱动的布局布线、时序预测。
AI前沿
30
课程总结与展望
时序约束最佳实践、未来趋势、学习资源推荐。
总结展望