时钟约束入门：create_clock命令详解

时钟，说白了就是芯片的「心跳」。没有它，整个设计就是一盘散沙。我刚开始做后端时，总觉得时钟约束不就是写个周期嘛，有什么难的？直到有一次，因为时钟源定义错了，整个芯片的时序分析全乱套了……嗯，从那以后，我再也不敢小看这条命令了。

1. create_clock 的基本语法

在 SDC 约束文件里，create_clock 是最基础、也最核心的命令。它的标准写法是这样的：

create_clock -name <时钟名> -period <周期> -waveform {<上升沿> <下降沿>} [get_ports <端口名>]

我来拆开讲讲每个参数的含义：

• -name：给时钟起个名字。我个人习惯用 clk_xxx 的格式，方便后期排查。
• -period：时钟周期，单位是 ns。比如 10ns 对应 100MHz。
• -waveform：定义上升沿和下降沿的位置，决定占空比。
• get_ports：指定时钟源端口，也就是时钟从哪个引脚进入芯片。

2. 时钟周期与占空比

时钟周期，就是一次高电平加一次低电平的总时间。占空比呢，就是高电平时间占总周期的比例。

举个例子，一个 100MHz 的时钟，周期是 10ns。如果占空比是 50%，那高电平 5ns，低电平 5ns。写法如下：

create_clock -name clk_sys -period 10 -waveform {0 5} [get_ports sys_clk]

这里 {0 5} 的意思是：在 0ns 处上升沿，在 5ns 处下降沿。说白了，就是高电平从 0 到 5ns，低电平从 5 到 10ns。

如果占空比不是 50% 呢？比如高电平只占 30%：

create_clock -name clk_ddr -period 10 -waveform {0 3} [get_ports ddr_clk]

我在项目中遇到过一种情况：某个 IP 核要求时钟占空比必须是 45%~55%，否则内部锁相环会失锁。当时我们没注意，仿真没问题，但实际芯片就是跑不起来。后来查了半天，才发现是时钟约束里占空比写错了。

3. 时钟源：从哪里来？

时钟源，就是时钟信号进入芯片的物理端口。通常用 get_ports 来指定。比如：

create_clock -name clk_pll -period 5 -waveform {0 2.5} [get_ports pll_clk_out]

但有时候，时钟不是从端口进来的，而是由内部逻辑生成的。比如用 PLL 分频出来的时钟。这时候就不能用 get_ports 了，而是要用 get_pins 或 get_nets。

举个例子，PLL 的输出引脚叫 U_PLL/clk_out：

create_clock -name clk_pll_out -period 5 -waveform {0 2.5} [get_pins U_PLL/clk_out]

你想想看，如果时钟源定义错了，工具会以为时钟是从某个错误的地方开始的，整个时序分析就全偏了。我曾经犯过这个错——把 PLL 输出引脚写成了 PLL 输入引脚，结果所有路径的延迟都算错了，折腾了两天才发现。

4. 时钟组：管理多个时钟

一个芯片里通常有多个时钟。比如系统时钟、DDR 时钟、PCIe 时钟等等。这些时钟之间可能有关系，也可能没有。

时钟组（clock groups）就是用来告诉工具：哪些时钟是同步的，哪些是异步的。语法如下：

set_clock_groups -asynchronous -group {clk_sys} -group {clk_ddr}

这条命令的意思是：clk_sys 和 clk_ddr 是异步时钟，工具不需要分析它们之间的时序路径。

为什么要这么做？因为异步时钟之间的路径，时序是无法保证的。如果你不声明，工具会默认它们是同步的，然后去分析那些根本不可能满足的路径，白白浪费优化时间。

我个人的习惯是：

• 所有来自不同 PLL 的时钟，默认设为异步。
• 同一个 PLL 的不同分频输出，如果相位关系确定，可以设为同步。
• 不确定的，一律设为异步。

5. 知识体系总览

下面这张图，是我自己总结的时钟约束入门知识体系。你可以把它当作一个快速索引：

6. 实战中的常见问题

最后，我总结几个实际项目中容易踩的坑：

1. 时钟名重复：同一个设计中，不能有两个同名的时钟。否则工具会报错。我习惯在时钟名里加上频率或用途后缀，比如 clk_sys_100M。
2. 波形定义错误：-waveform 里的时间必须小于周期。比如周期 10ns，你写 {0 12} 就错了。
3. 忘记声明时钟组：多个时钟不声明关系，工具默认全部同步。这会导致 STA 分析时间暴增，而且会报出大量假性的时序违例。
4. 时钟源选错：用 get_pins 时，一定要确认引脚名字对不对。我建议先用 all_connected 查一下网络连接，再写约束。

嗯，时钟约束入门就讲到这里。记住一句话：时钟定义对了，时序分析就成功了一半。