第4章阻抗控制原理

先问个问题：为什么高频信号在PCB上走，不能像低速数字那样随便画？因为信号传输线不是理想的导线，它有分布参数。特征阻抗（Characteristic Impedance, Z₀）就是描述传输线本身固有电气特性的一个值。

我通常这样理解：你把一根传输线看作无数个串联的小电感和并联的小电容构成的网络。当信号沿着线传播时，每一小段都会感受到电压与电流的比值，这个比值就是特征阻抗。单位是欧姆（Ω）。它只与传输线的几何结构、介质材料有关，跟长度无关。你想想看，50Ω的线随便剪一段，测出来还是50Ω（理想情况下）。

我在项目中遇到过这样的坑：设计时只关注了微带线的阻抗，却没考虑过孔带来的阻抗突变。结果高速信号在过孔处反射，眼图闭合。后来加了个回流地过孔才解决。

PCB上最常见的两种传输线结构，说白了就是：

两者的关键差异看下表：

实际设计时，表层走线我一般优先用微带线（好调整），内层高速信号用带状线（抗干扰）。

虽然现在EDA工具能自动算，但我还是建议工程师了解背后的原理。下面给两个经典近似公式（单位：Ω，尺寸单位：mil）。

微带线（表面微带）：

Z₀ = [87 / √(εr + 1.41)] × ln[5.98h / (0.8w + t)]

其中，εr 是介电常数，h 是介质厚度（线到参考平面），w 是线宽，t 是铜厚。

带状线（对称结构）：

Z₀ = [60 / √εr] × ln[4h / (0.67πw(0.8 + t/w))]

注意：这里的 h 是两参考平面间距的一半（即线到最近平面的距离）。

实际使用中，我更倾向于用 Polar SI9000 或 Altium 的阻抗计算器，但手算可以帮你在叠层设计阶段快速估算。我曾经吃过这个亏：盲目相信工具，没检查介质厚度是否和板厂一致，结果投板后阻抗偏了8%，整批板子报废。

来，我们看看哪些因素会左右你的阻抗值。我按影响程度排个序：

线宽（w）：线越宽，阻抗越低。表现在公式分母的位置。一个小例子：我在一个DDR4项目中，板厂反馈蚀刻后线宽比设计窄了0.5mil，导致阻抗从50Ω升到了53Ω，还好在容差内。
介质厚度（h）：线到参考平面的距离。厚度越大阻抗越高。但这里有个陷阱：半固化片压合后厚度会变化，板厂通常只能控制在±10%。
介电常数（εr）：FR4的εr通常在4.2~4.8之间（随频率变化）。别信数据手册上的固定值，不同玻纤布和树脂比例会变。我曾经在一个10Gbps项目中，发现板厂换了批材料，εr从4.5降到了4.3，阻抗差了2Ω。
铜厚（t）：基础铜厚0.5oz（0.7mil）或1oz（1.4mil），电镀后还会增加。铜厚越大，阻抗越低（因为线截面增大了）。
阻焊层（solder mask）：表层微带线涂上绿油后，相当于增加了一层低εr介质，会使阻抗降低约2~5Ω。高速信号我建议反馈给板厂要求补偿，或者直接使用“覆盖阻焊”的阻抗控制模型。

避坑指南：我曾经遇到过板厂把阻焊厚度从0.5mil做到1.2mil，导致阻抗偏低，信号上升沿变缓。后来在高频设计中，我强制要求阻焊印在阻抗测试条上一起加工，并对比TDR结果。

下面这张图直观展示了各因素对阻抗的影响关系：

板厂报的阻抗到底准不准？国家标准和行业惯例一般如下：

  单端阻抗：目标值的 ±10%（例如50Ω，允许45~55Ω）
差分阻抗：目标值的 ±10%~±15%（例如100Ω，允许90~110Ω）
高精度设计（如DDR4、SerDes）：可要求 ±5% 或 ±3Ω以内

但注意：这些容差是**设计值 vs 实测值**的偏差。板厂一般会在拼版边上做阻抗测试条（coupon），用TDR测量。我在ATE测试中经常发现，板边条测出来合格，但板内走线因为密度不同、过孔密集，实际阻抗会偏离。所以关键信号最好用飞针或专用测试点做内层阻抗验证。

还有一点：阻抗容差不是越小越好。过于严格的容差（±3%）会大幅增加制板成本，良率下降，交期拉长。我一般会跟板厂确认他们工艺能力的上限——普通FR4能做到±8%就不错了，高频层压板（如Rogers）可以做到±5%。

避坑指南：我曾经接到过一块返修板，设计时按50Ω算，但板厂把介质厚度从4mil压到了3.6mil，阻抗实测48.2Ω，刚好在±5%内。可是信号频率达到12.5Gbps，8Ω的偏差导致回波损耗超标。后来我要求板厂提供阻抗控制报告，并且TDR波形必须附带。

最后总结一下：阻抗控制不是孤立的数字游戏。你想想看，叠层、材料、加工公差、测试方法，每一个环节都会影响最终的结果。我的做法是：在原理图阶段就确定目标阻抗，叠层设计时留出余量，投板前与板厂逐项确认参数，拿到阻抗测试条结果后反标到仿真模型里。这样才能保证高速信号在PCB上“走得稳、不回头”。

第4章 阻抗控制原理