第1章 高速PCB设计概述
做高速PCB设计十几年了，我越来越觉得，很多人把高速设计想得太玄乎。其实说白了，就是信号边沿速率够快，快到你得认真对待传输线效应。你想想看，一根走线在板上跑，信号从驱动端到接收端，如果走线长度跟信号波长可比，那就不能当普通连线看了。
1.1 高速信号定义与分类
什么是高速信号？业界有个通俗标准：信号边沿速率小于1ns，或者信号频率超过50MHz，基本就进入高速范畴了。但别死抠数字——我在项目中遇到过客户把10MHz的时钟当低速信号处理，结果边沿只有0.8ns，板子打回来完全没法用。所以判断依据不是频率，而是边沿速率。
高速信号可以按这几类来分：
| 分类方式 | 类型 | 典型信号 | 设计关注点 |
|---|---|---|---|
| 按信号类型 | 单端信号 | CMOS时钟、GPIO | 参考平面、回流路径 |
| 按信号类型 | 差分信号 | USB、PCIe、LVDS | 等长、阻抗、共模噪声 |
| 按时钟方式 | 同步信号 | DDR、SPI | 时序匹配、时钟抖动 |
| 按时钟方式 | 异步信号 | UART、I²C | 信号完整性、毛刺抑制 |
我在项目中遇到过最典型的案例：一个DDR3设计，频率只有400MHz，但边沿速率0.7ns。很多人觉得频率不高就不管了，结果数据眼图完全闭合。后来查出来就是走线长度差太大，时序预算全被吃掉了。所以记住：边沿速率决定一切。
1.2 高速设计面临的挑战
高速设计的挑战，说白了就四个字：信号太难。你想想看，信号频率高了之后，连一根过孔都会变成隐患。我总结了几个核心挑战：
- 信号完整性（SI）问题——反射、振铃、过冲，每个都能让你的波形面目全非。
- 电源完整性（PI）问题——高速切换时，电源纹波能吃掉你的噪声预算。
- 电磁兼容（EMC）问题——高频辐射、串扰，一不小心就过不了认证。
- 时序收敛问题——走线延时、时钟偏斜，所有路径都得卡在窗口内。
这些挑战不是孤立的。你调好了SI，可能PI又出问题；压住了EMI，时序又跑了。所以系统思维特别重要，不能头疼医头。
1.3 高速PCB设计流程
高速PCB设计不能像低速板那样「画板→打样→调试」。得按规范流程走，一步都不能跳。我在项目中吃过这个亏——曾经为了赶工期，跳过仿真直接投板，结果打样回来根本跑不起来，改版浪费了三周。
下面这张图是我梳理的完整设计流程，大家可以对照着走：
这个流程看起来简单，但每个环节都有坑。比如叠层规划阶段，材料选型直接决定了损耗和成本。我在项目中遇到过一家供应商的板材DK值波动很大，导致阻抗偏差超过±10%，后来不得不改用日系材料才稳定下来。
另外，仿真不是万能的，但不仿真万万不能。至少要做前仿真和后仿真两轮，前仿真定约束，后仿真验结果。
1.4 信号完整性基础概念
信号完整性（SI）是高速设计的地基。概念不多，但每个都很关键。我用表格帮大家快速建立知识框架：
| 概念 | 通俗理解 | 典型后果 | 设计对策 |
|---|---|---|---|
| 反射 | 信号走到阻抗突变处，部分能量弹回来 | 过冲、振铃、眼图塌陷 | 端接匹配、阻抗连续 |
| 串扰 | 相邻走线之间的电磁耦合 | 噪声叠加、误触发 | 增大间距、加屏蔽地线 |
| 阻抗 | 信号看到的瞬时电阻，由线宽、介质、参考平面决定 | 阻抗不匹配引发反射 | 按目标值设计，误差≤±10% |
| 时序 | 信号到达接收端的相对时间关系 | 建立/保持时间违例 | 等长走线、时钟对齐 |
| 衰减 | 信号幅度随传输距离下降 | 信噪比恶化、误码率上升 | 选用低损材料、加均衡器 |
我在项目中遇到过最典型的反射问题：一个DDR4的DQ线，阻抗设计50Ω，但BGA扇出区域走线只有35Ω。信号每经过一个过孔就反射一次，波形惨不忍睹。后来在BGA背面加了一对近端端接电阻，才把反射压下去。
信号完整性还有一个容易被忽视的点——回流路径。高速信号的回流电流会沿着最小电感路径走，如果参考平面有割裂，回流路径就被迫绕道，形成大面积环路，辐射和串扰都来了。我曾经遇到一个case，就因为地平面被多个过孔密集打穿，导致一条PCIe Gen3的眼图高度只剩规范值的一半。把过孔重新排布、留出完整回流通道之后，问题就解决了。
最后说一句：信号完整性不是玄学，是物理。每个问题都有根因，关键是你能不能静下心来做仿真、看波形、查路径。我见过太多人一上来就调端接电阻，折腾半天发现是参考平面出了问题。所以先把基础概念吃透，再动手设计，路才能走顺。