好的，各位同学，这一章我们来聊聊 PCB 材料的选择。很多刚入行的工程师觉得，板材嘛，按厂家给的参数选就行了。但到了 UCIe 这种几十 Gbps 的接口上，材料参数差那么一点点，眼图可能就彻底闭了。下面我把我这些年踩过的坑、总结的经验，直接摊开给你们看。
## 4. PCB 材料选择：介电常数、损耗角正切对高速信号的影响
### 4.1 两个核心参数：Dk 和 Df
说白了，PCB 基材对高速信号的影响，被两个参数牢牢攥着。
- **介电常数 Dk**：决定了信号在板子里的传播速度。Dk 越高，信号跑得越慢。而且 Dk 还怕频率变化——频率一变，Dk 也跟着变。这会直接拉伸或压缩走线的时延。
- **损耗角正切 Df**：衡量材料对能量吸收的本事。Df 越大，信号衰减越凶。尤其在 UCIe 这种高频段（10GHz 往上），Df 的权重比 Dk 还大。
我有个项目，板材用的普通 FR4，Dk 标称 4.5，结果 16GHz 实测变成了 5.2。本来算好的 50 欧姆阻抗直接掉到 44 欧姆，比特率一上去眼图就塌了。后来换了低损耗材料，问题才解决。
### 4.2 Dk 和 Df 对高速链路的具体影响
为了让你看得更清楚，我列个表，把每个影响环节都拆开说。
| 影响维度 | Dk 变化后果 | Df 变化后果 | 对 UCIe 链路的具体表现 |
|---------|------------|------------|----------------------|
| **阻抗控制** | Dk 波动 → 特性阻抗误差 | 无直接影响 | 反射增加，回损恶化，眼高下降 |
| **传输时延** | Dk 越高，时延越大 | 无直接影响 | 时钟与数据相位错位，建立/保持时间紧张 |
| **损耗** | 无直接影响 | Df 越大，导体+介质总损耗越高 | 眼图开口缩小，抖动增加，误码率飙升 |
| **频率色散** | Dk 随频率变化 → 波形畸变 | 无直接影响 | 上升沿变缓，码间干扰加重 |
| **串扰** | Dk 不均匀 → 奇模/偶模速度差 | 高损耗会降低远端串扰峰值 | 近距离并行走线耦合风险增大 |
看到没有？Dk 主要搞阻抗和时延，Df 主要搞损耗和眼图。UCIe 的速率动不动 32Gbps 以上，这两个参数任何一个出问题，调试都会让你想哭。
### 4.3 怎么选材料？我给个实战清单
选材料不能只看 Dk 和 Df 的静态值，得看它们在**全工作频段**和**全温区**的表现。我个人常用的选型步骤是这样的：
1. **确定最高有效频率**：UCIe 链路基本谐波在 15~20GHz，所以必须看 10GHz 以上的参数。
2. **看 Dk 稳定性**：Dk 随频率变化量要小于 0.05，随温度变化要小于 0.5%。我遇到过某品牌“所谓低损耗材料”，常温下 Dk=3.6，到了 85°C 变成 4.1，阻抗直接偏出公差。
3. **看 Df 值**：对于 UCIe 链路长度超过 10 英寸的，Df 必须低于 0.005（@10GHz）。短链路可以放宽到 0.01，但别用 FR4。
4. **看铜箔粗糙度**：这个常被忽略。铜箔越粗糙，高频损耗越严重。低损耗板材通常搭配反转铜或超平滑铜。
下面几款是我常用的材料对比（以 10GHz 典型值为准）：
| 材料类型 | Dk (10GHz) | Df (10GHz) | 适用场景 | 价格系数 |
|---------|-----------|-----------|---------|---------|
| 普通 FR4 | 4.2 ~ 4.5 | 0.015 ~ 0.025 | 低速信号、电源层 | 1 |
| 中损耗 (如 370HR) | 4.1 ~ 4.3 | 0.008 ~ 0.012 | < 10Gbps 链路 | 1.5 |
| 低损耗 (如 M6/M7) | 3.6 ~ 3.8 | 0.003 ~ 0.005 | UCIe 主链路 | 3 ~ 4 |
| 超低损耗 (如 Megtron 6) | 3.5 ~ 3.6 | 0.0015 ~ 0.002 | 长距 UCIe + 叠层 HDI | 5 ~ 6 |
注意：我曾经在图省成本，在中损耗板上跑 25Gbps 的 UCIe，结果链路长度超过 12 英寸后，眼图完全闭合。最后没办法，中间加了重定时器才救回来。所以 UCIe 的主数据走线，我建议直接用低损耗材料，别省这个钱。
### 4.4 这些参数怎么影响你的 PCB 布局设计？
选好材料后，布局上还得适应它的脾气。
- **阻抗控制**：Dk 定了，线宽和介质厚度的组合才能算出目标阻抗。低 Dk 材料（比如 3.6）需要更宽的线才能达到 50 欧姆，这会占用更多布线通道。
- **层叠设计**：Df 低的材料通常也贵，所以只用在高速信号层。我习惯把 UCIe 差分对放在靠近参考平面的芯板层，用低损耗材料；电源和低速信号放在普通 FR4 层，降成本。
- **玻纤效应**：低损耗材料往往用扁平玻纤布（如 1080、1035），但玻纤编织空隙仍会导致局部 Dk 波动。我建议走线方向与玻纤方向呈 10° 以上偏角，或者用“之”字形走线，减少时延差。
小技巧：如果你用 M6/M7 材料，叠层结构里高速层尽量放在靠近板顶或板底的微带层。因为微带线损耗比带状线低 30% 左右，对 UCIe 这种短距互连很友好。当然，要注意微带线的 EMI 问题，加个铜皮盖住走线区域。
### 4.5 一张图总结知识体系
下面这张图把本章的核心逻辑串起来了。你可以看到 Dk 和 Df 如何通过不同路径影响最终的眼图质量。
你能看到，Dk 的波动经过阻抗偏差和时延，最终向眼图高度施压；Df 的损耗直接剁掉信号幅度并引入抖动。两者殊途同归，最后都是 BER 来买单。
### 4.6 避坑指南：我踩过的三个雷
1. **只看 Dk 不看 Df**：以前有个项目选了 Dk 很低的材料，以为速度能跑上去。结果 Df 高达 0.012，链路中间加了 3 根过孔，高频分量全没了。后来改成 Df 0.003 的材料，问题解决。**Df 比 Dk 更值得你花钱**。
2. **忽略材料 Dk 的频率色散**：品牌商给的 Dk 往往是 1GHz 或 4GHz 的数值。UCIe 工作在 20GHz 左右，你得多要一份 10~20GHz 的数据。我吃过亏，用标称 3.7 的板材，实际在 16GHz 已经飘到 4.0，算好的 50 欧姆变成 48 欧姆，回损 -12dB 变成 -9dB。
3. **铜箔粗糙度与 Df 参数不匹配**：低 Df 板材如果配标准电镀铜，粗糙度带来的额外损耗可能把 Df 的低优势吃掉。我建议低损耗材料一定要配超平滑铜（如 HVLP），至少铜箔峰谷值控制在 2μm 以下。
记住一句话：对 UCIe 这种高速互连，选材料就是选 Df 和 Dk 的稳定性。宁可选 Df 稍高但 Dk 平坦的材料，也别选 Dk 漂亮但 Df 抖动大的。
好了，这一章的内容就这些。你回去看完 Dk 和 Df 的 datasheet 再动手做层叠计算，会发现原来很多信号完整性问题，根源就在材料上。