3、UCIe物理层电气参数：速率、电压摆幅、阻抗要求
做UCIe互连，物理层的电气参数是绕不开的硬门槛。速率、电压摆幅、阻抗——这三个东西看着简单，但实际调起来，每一个都能让你头皮发麻。我记得刚接手第一个UCIe项目时，以为照着参考设计抄就行了，结果板子回来死活过不了一致性测试。后来才发现，我对这几个参数的「底」根本没摸透。
这一章咱们就好好聊聊这三个核心参数，以及它们怎么影响你的PCB布局和最终链路质量。
3.1 数据速率：不是越快越好，得看你能不能稳住
UCIe标准支持多个速率等级，从8 GT/s一路爬到32 GT/s。下面这张表是常见的速率档位：
| 标准版本 | 最大速率 (GT/s) | Per-Lane带宽 (Gbps) | 典型应用场景 |
|---|---|---|---|
| UCIe 1.0/1.1 | 16 | 16 | Chiplet互联，中低端封装 |
| UCIe 2.0 | 24 | 24 | 高性能计算，HBM桥接 |
| UCIe 3.0 | 32 | 32 | AI加速器，超大规模封装 |
关键点：速率每翻一倍，PCB走线的损耗预算几乎要减半。你在8 GT/s能随便拉个10英寸线，到了32 GT/s，可能3英寸就顶天了。
我个人习惯在项目初期先敲定目标速率，然后反推剩下的电气参数。为什么呢？因为速率决定了你的眼图张开时间，而眼图就是链路质量的风向标。
我在项目里遇到过一件很典型的事——有次想把16 GT/s的链路直接硬拉到24 GT/s，只改了PLL分频比，其他什么都没动。结果眼图完全闭合，连个缝都没有。后来排查发现，差分阻抗从100Ω跑到了85Ω，电压摆幅也从标称的400 mV降到了320 mV。这几个参数是耦合的，别想着单独调一个就能解决问题。
3.2 电压摆幅：省电还是保性能，你得选
UCIe物理层使用差分低电压摆幅信令。标准定义了两种摆幅模式：
- 标准摆幅：400 mVppd（差分峰峰值），适用于长距或高损耗链路。
- 低摆幅：200 mVppd，适用于短距或低损耗链路，能省约50%的功耗。
你想想看，功耗和信号质量永远是跷跷板的两头。低摆幅确实省电，但抗噪声能力也会打折扣。我做的一个板上Chiplet互联，两个die之间的距离只有3 mm，用低摆幅模式完全没问题，眼图余量还很大。但另一个项目里，中间插了10 mm的封装走线和5 mm的PCB走线，低摆幅跑出来的眼图像一团毛线，换成标准摆幅才勉强通过。
我的经验：摆幅选择不要只看距离，还要看数字DC/DC的电源噪声。如果PDN设计不干净，低摆幅的信号很容易被电源纹波吞掉。
电压摆幅的精度直接依赖于发送端TX的驱动器和接收端RX的均衡器。UCIe标准要求TX的输出摆幅在标称值的±10%以内。你只要PCB布局稍微串扰大一点，这个容限就没了。
3.3 阻抗要求：100Ω差分是基准，但实际很难做到
UCIe物理层对阻抗的要求非常明确：差分走线目标阻抗100Ω，允许偏差±15%（即85Ω~115Ω）。单端走线目标50Ω，偏差±15%。共模阻抗通常不做硬性要求，但一般控制在25Ω~30Ω之间。
为什么阻抗这么重要？因为阻抗不连续会引起反射，反射信号叠加在原信号上，直接劣化眼图。我曾经在调试一块板子时，眼图一直有“鬼影”，怎么调均衡都没用。最后发现是过孔的反焊盘挖太大，导致局部阻抗降到了70Ω。把反焊盘改了之后，眼图立刻干净了。
| 阻抗类型 | 目标值 | 允许偏差 | 常见引起偏差的原因 |
|---|---|---|---|
| 差分阻抗 (Zdiff) | 100Ω | ±15% | 线宽/间距变化，微带线或带状线层压不均匀 |
| 单端阻抗 (Z0) | 50Ω | ±15% | 介质厚度波动，铜箔粗糙度影响 |
| 共模阻抗 (Zcm) | 25Ω~30Ω | — | 差分耦合系数偏离0.5 |
警告：阻抗不是算出来就完事的。你必须让PCB板厂提供阻抗条测试报告，并确认Zdiff在93Ω~107Ω以内才算安全，而不是卡着85Ω~115Ω的边沿。
嗯，这里要注意：UCIe的阻抗要求是针对封装基板和PCB两段统一的。如果封装基板走线阻抗控制得不好，哪怕PCB做得再完美，反射也会发生在封装-PCB界面上。我习惯要求封装的差分阻抗也按100Ω±10%来控制，不然一旦封装和PCB的阻抗出现15%以上的落差，回波损耗就会恶化，再到链路预算里一看，根本不够分了。
3.4 三个参数的相互作用
速率、摆幅、阻抗不是孤立的。它们就像三角形的三个角，任何一个变了，另外两个都会受影响。举个例子：
- 速率提高 → 信号上升沿变陡 → 阻抗不连续的反射效应更明显 → 你不得不把阻抗控制得更严。
- 摆幅降低 → 信噪比下降 → 你希望阻抗匹配更好来减少反射损耗，从而保住眼高。
- 阻抗偏差大 → 导致回波损耗大 → 发送端需要更大的摆幅来补偿 → 功耗上升。
所以调试的时候，不要一上来就调均衡器。先把阻抗和摆幅跑在标准档位上，再看眼图。如果阻抗控制已经超出±10%，先修板子再改软件。
我的一个小技巧：在PCB布局初期，就用TDR仿真扫一遍整条链路。如果看到任何阻抗尖刺超过±10%，我坚决不改锁相环，先改走线。
3.5 UCIe物理层电气参数知识体系
下面这张图是我自己整理的，把三个参数之间的关联和设计约束列出来了。你可以把它放在项目白板上，每次做决策时瞄一眼。
3.6 实战中的常见陷阱
讲几个我踩过的坑：
- 以为阻抗只看差分就行了——有一次单端阻抗明明合格，但差分阻抗因为耦合太弱跑到了115Ω。结果眼图中间出现了“鞍形”畸变。后来把线间距从2倍线宽缩到1.5倍线宽，差分阻抗才回到100Ω。
- 电压摆幅调得太低想省电——在噪声环境中，200 mV摆幅的信噪比不够，导致接收端误码率暴增。我后来加了一级CTLE才勉强救回来，但功耗比用标准摆幅还高。说白了，省电要算总账。
- 速率升级不换板材——从16 GT/s升到24 GT/s时，普通FR4的损耗太猛，3英寸走线就能吃掉2 dB。我不得不换成Megtron 6，成本上去了但信号保住了。
再三提醒：UCIe物理层的电气参数是一套完整的约束系统。你可以在调试时逐个试，但必须用链路预算工具（如IBIS-AMI）做闭环验证。只靠经验和直觉，翻车的概率超过五成。
嗯，这一章内容就到这。三个参数你记住了吗？速率决定了你能跑多快，摆幅决定了你的能量预算，阻抗决定了你的信号能不能完整到达。下个动作是拿起你的板子，去测一下差分阻抗是不是在100Ω±10%以内。如果偏差大了，别犹豫，改版才是正道。