高速PCB设计基础：信号完整性与电源完整性
做UCIe接口设计，说白了就是在跟信号完整性和电源完整性这两兄弟打交道。个人习惯把SI和PI比作“油门和刹车”——信号想跑快，电源得给足劲，但任何一方的抖动都会让系统翻车。这一章咱们就聊聊这两块的基础，我踩过的坑也会一并说出来。
信号完整性（SI）到底在管什么？
信号完整性，简单讲就是保证发射端发出的1和0，到接收端还能被正确识别。你想想看，一颗UCIe die到另一颗die可能只隔几毫米，但速率已经冲到几十Gbps。这么短时间内，一个比特的“身位”只有几十皮秒，稍微一点反射、串扰，眼图就闭上了。
我曾经碰到过一个案例：一块UCIe测试板，链路误码率始终降不下去。仿真眼图明明挺好的，实际测试却惨不忍睹。后来发现是因为相邻通道间的串扰没处理好，一个高速信号在扇出区域走了平行线超过3mm——嗯，教训很深。
三个核心SI问题
- 反射：阻抗不连续引起的信号回弹，典型表现为过冲、下冲、振铃。我习惯把一根传输线想象成水管——接头处口径突变，水就会反弹回来。
- 串扰：相邻线间的电磁耦合，分容性串扰和感性串扰。UCIe这种密集封装中，串扰往往是链路余量的头号杀手。
- 损耗与色散：频率越高，导体损耗和介质损耗越厉害。咱们UCIe接口常跑到32Gbps以上，PCB板材选不好，长距离走线会让眼图完全闭合。
传输线理论速记
所有高速信号都是沿着传输线传播的电磁波。关键参数就几个：特性阻抗Z0、传播延迟TD、衰减常数α。Z0需要尽量控制在目标值（通常85Ω或100Ω，UCIe标准里常用85Ω差分阻抗）。
| 参数 | 物理含义 | 对UCIe链路的影响 |
|---|---|---|
| Z0 | 单位长度传输线的阻抗 | 不匹配产生反射，恶化眼高 |
| TD | 信号单位距离的传播时间 | 决定时序预算，影响skew |
| 衰减 | 单位长度信号幅度损失 | 高频成分损失多，眼宽变窄 |
电源完整性（PI）——被忽视的“下半身”
很多工程师把精力都放在SI上，觉得电源只要电压对就行。其实不然。UCIe这类高速接口，电源噪声会直接耦合到信号上。我记得有一次调试，误码率总是间歇性升高，查了好几天——后来发现是核心供电PDN在某个频点上谐振，造成clock抖动超标。
PI的核心指标
- IR Drop：直流电流流过平面和过孔产生的压降。UCIe die通常电流密度大，VDDQ从1.0V跌到0.95V就可能trigger error。
- PDN阻抗：从die的供电焊盘看进去的阻抗曲线。要求在目标频率范围内（比如DC~20GHz）平坦且小于目标值（通常几mΩ）。
- 电源纹波与瞬态响应：高速信号切换瞬间，电流突变引起的电压波动。burp幅度大了，眼图会整体压缩。
去耦电容策略
电容不是越多越好。我曾经在板上堆了二十几颗0402的100nF电容，结果PDN阻抗反而在100MHz附近出现了一个很高的反谐振峰。原因是这些电容的ESL和安装电感形成了一个新的谐振腔。
个人习惯做法：
- 用不同容值的电容（比如10μF、1μF、100nF、10nF）来覆盖宽频段，每个容值间隔大约一个数量级。
- 特别注意电容到die的走线电感——我要求layout工程师把电容尽可能靠近BGA焊盘，过孔数量至少2个并联。
- 仿真PDN阻抗曲线时，一定要包含过孔模型和PCB平面的寄生参数，不然仿真结果跟实际能差5倍以上。
时域与频域——两把尺子
做SI/PI分析，时域看波形，频域看阻抗。两者是同一枚硬币的两面。我经常遇到新人问：到底该用时域仿真还是频域仿真？
我的回答：都做。时域的TDR仿真用来定位阻抗不连续点，频域的S参数仿真用来评估通道整体回损和插损。而PI方面，频域PDN阻抗曲线是跟电源设计直接挂钩的，时域则看电压波形是否在spec内。
快速回顾：SI与PI的关系图
下面这张图把本章讲的核心概念串起来了。你记一下，以后调试的时候脑子里先过一遍这个框架。
小结
高速PCB设计的基础，说穿了就是控制“阻抗”和“噪声”。阻抗包括信号回路阻抗和电源环路阻抗；噪声包含信号自身反射、外来串扰以及电源纹波。调试的时候，先分清问题是SI还是PI引起的，再对症下药。我自己的经验是：能靠叠层和布局解决的就不要依赖电容或均衡器——板子上的每一寸走线，都是你打过的一个赌。