1. UCIe 技术概述：从 Chiplet 到 UCIe 标准

大家好，我是你们这节课的讲师。搞了这么多年高速数字设计，我得承认，近几年最让我兴奋的技术变革，就是 Chiplet 和 UCIe。说白了吧，过去我们追求的是把整个系统塞进一个大芯片里，也就是 SoC。但现在不一样了，因为摩尔定律越来越慢，一颗大芯片的成本高得吓人，良率也让人头疼。

我经历过一个项目，想把一个巨大的 AI 芯片做成 monolithic，结果流片回来后，因为一个角落的工艺缺陷，整颗芯片报废。你想想看，几千万美金打水漂。从那以后，我就坚定地转向了 Chiplet 这条路。

1.1 为何需要 Chiplet？

简单讲，Chiplet 就是把一个大芯片拆成几个小芯片，然后用先进封装技术把它们拼在一起。这样做的好处很明显：

• 提升良率：小芯片的面积小，制造缺陷的概率也小。我有个朋友，他们公司做基带芯片，拆成 4 个 Chiplet 后，综合良率从 60% 飙到了 90% 以上。
• 降低成本：你不需要用最先进的工艺去制造所有模块。比如，CPU 核心用 3nm，而 IO 接口可以用 12nm，成本一下就降下来了。
• 灵活复用：一个设计好的 Chiplet，可以用在多个产品里。我几年前设计的 SerDes 模块，现在还在几款新芯片里用着，省了不少事。

1.2 Chiplet 互联的挑战

把几个芯片放到一个封装里，听起来简单，但做起来全是坑。最大的挑战就是互联。你想想看，不同 Chiplet 之间要高速通信，它们需要统一的物理层、协议层和测试标准。

我记得早年间，各个公司都有自己的互联协议，比如 Intel 的 AIB、AMD 的 Infinity Fabric、还有各种私有协议。那叫一个乱！你在布局的时候，根本没法保证不同厂商的 Chiplet 能在一起正常工作。每次调试链路质量，都像是在碰运气。

为什么会这样？因为没有标准。没有标准就意味着每个 IP 的物理尺寸、焊盘间距、信号定义、时序要求都得从头对齐，稍有不慎，信号就跑飞了。

1.3 UCIe 标准的诞生

正是在这种乱象中，UCIe 标准应运而生。UCIe 的全称是 Universal Chiplet Interconnect Express。它的目的很明确：给我一套通用的、开放的标准，让任何厂家的 Chiplet 都能无缝对接。

在我看，UCIe 就是 Chiplet 界的 USB。它的诞生，结束了 Chiplets 互联的“战国时代”。

UCIe 标准定义了三个关键的层次：

1. 物理层（Physical Layer）：负责信号的发送和接收，包括 IO 驱动器、接收器、时钟恢复等。它规定了 PCB 和封装上的走线阻抗、信号幅度、眼图指标等。
2. 数据链路层（Link Layer）：负责数据的可靠传输，包括流量控制、错误检测与重传（CRC/重传）、链路初始化等。我调试时，很多莫名其妙的链路中断问题，最后都指向了这一层。
3. 传输层（Transaction Layer）：负责总线协议和数据包的格式，它向上兼容了 PCIe 和 CXL 的协议。这也意味着，现有的软件生态可以直接迁移过来。

1.4 UCIe 的演进与未来

从这张表可以看出，UCIe 标准正在向着更高带宽、更低延迟和更灵活的协议支持方向演进。我个人最关注的是 Advanced 版本的 64 Gbps 速率。在项目里，要达到这个速率，PCB 上的损耗预算几乎全部用在了封装和连接器的寄生效应上，留给 PCB 走线的余量非常非常少。

这点在今后的课程里，我会反复强调：UCIe 高速 PCB 布局，必须从标准解读开始。你不理解标准里每一行参数描述背后的“为什么”，你就没法在设计阶段做出正确的布局决策。我曾经在一次项目里，因为没仔细看 UCIe 物理层对“接收端均衡能力”的描述，导致量产时遇到了严重的码间干扰，花了很长时间才在调试中发现是阻抗不连续点没处理好。

1.5 本章知识结构

好了，说了这么多概念，我画了一张图，帮你快速建立 UCIe 技术的整体印象。这张图里涵盖了 Chiplet 的驱动因素、UCIe 的核心组成以及它与 PCB 布局的耦合关系。你可以收藏起来，遇到相关问题时，翻出来看看，能帮你理清思路。