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Intel Agilex FPGA开发与项目实践

共计 30 章节
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01
Agilex FPGA概述
Agilex系列产品定位 · 技术优势（Intel 10nm工艺 · Hyperflex架构）
AgilexFPGA
02
Agilex芯片架构详解
逻辑阵列（LAB） · DSP模块（FP16/INT8/IN… · M20K内部存储器
Agilex芯片架构详解
03
Agilex关键特性
Chiplet异构封装 · PCIe Gen5硬核 · HBM2e集成
Agilex关键特性
04
开发环境搭建
Quartus Prime Pro… · Agilex器件库配置 · License设置
开发环境搭建Quartus
05
Quartus Prime Pro基础操作
创建工程 · 器件选择 · 引脚分配
QuartusPrime
06
RTL设计基础
Verilog/VHDL语法回顾 · Agilex专用原语（ALM · DSP
RTL设计基础
07
时序分析与约束
TimeQuest时序分析器使用 · 时钟约束（create_clock） · 输入输出延迟约束
时序分析约束
08
Agilex时钟资源
全局时钟网络 · 区域时钟 · PLL配置（Integer PLL/…
Agilex时钟资源
09
复位与初始化
全局复位策略 · 上电初始化序列 · 配置模式（AS/PS/FPP/AVS…
复位初始化
10
高速收发器基础
Agilex收发器架构（Transc… · PMA/PCS层 · PAM4与NRZ模式选择
高速收发器基础Agilex
11
高速收发器配置
使用Transceiver Tool… · 动态重配置IP · 预加重与均衡设置
高速收发器配置Transceiver
12
PCIe Gen5硬核
PCIe IP核配置 · DMA引擎设计 · BAR空间映射
PCIeGen5
13
DDR5/LPDDR5内存接口
外部内存接口IP（EMIF）配置 · 时序校准 · 读写数据通路设计
DDR5/LPDDR5内存接口
14
HBM2e集成
HBM2e IP核使用 · 伪通道管理 · AXI接口适配
HBM2e集成
15
DSP设计基础
Agilex DSP模块架构 · 乘加运算 · 浮点运算（FP16/BF16）
DSP设计基础
16
AI推理加速
INT8/INT4量化 · 卷积神经网络（CNN）加速器设计 · OpenVINO集成
AI推理加速
17
片上网络（NoC）
Agilex NoC架构 · NoC主/从接口配置 · 带宽分配
NoC片上网络
18
嵌入式处理器
硬核处理器（HPS）架构（ARM C… · FPGA与HPS桥接（AXI桥） · Linux启动流程
嵌入式处理器HPS
19
软核处理器
Nios V处理器定制 · Nios V与Agilex外设连接 · RTOS移植（FreeRTOS）
软核处理器Nios
20
Partial Reconfiguration
部分重配置原理 · PR区域划分 · PR控制器设计
PartialReconfigurat…
21
功耗优化
Agilex功耗模型 · 动态功耗管理（时钟门控 · 电源门控）
功耗优化Agilex
22
调试与验证
Signal Tap逻辑分析仪 · System Console调试 · In-System Sources…
调试验证
23
仿真验证
QuestaSim高级仿真 · UVM验证方法学 · Agilex仿真模型
仿真验证QuestaSim
24
IP集成与复用
Platform Designer（… · AXI总线互联 · IP参数化配置
IP集成
25
安全特性
比特流加密（AES-256） · 安全配置 · 防篡改检测
安全特性AES-256
26
高速接口设计
JESD204B/C接口 · Ethernet 100G/400G… · CPRI/eCPRI
高速接口设计JESD204B/C
27
存储器接口进阶
NAND Flash控制器 · QSPI Flash · eMMC接口
存储器接口进阶NAND
28
系统级设计
多FPGA协同设计 · 高速背板互联 · 时钟同步
系统级设计FPGA
29
Agilex 7 vs Agilex 5
产品线对比 · 性能差异 · 功耗差异
Agilexvs
30
项目实战
基于Agilex的5G基带处理系统设… · 架构设计 · RTL编码
项目实战Agilex