2. Agilex 芯片架构详解：逻辑阵列、DSP与存储
Agilex FPGA 基于 Intel 10 nm SuperFin 工艺，其芯片架构在逻辑密度、数字信号处理能力、片上存储和高速串行通信方面均进行了重大革新。本章深入解析构成 Agilex 核心的四大关键模块：逻辑阵列（LAB）、DSP 模块、M20K 内部存储器以及支持 PAM4/NRZ 的高速收发器。
2.1 逻辑阵列（LAB）
逻辑阵列（Logic Array Block, LAB）是 Agilex 中最基本的可编程逻辑单元。每个 LAB 包含多个自适应逻辑模块（ALM），并通过本地互连实现高效连接。
关键指标： 每个 LAB 包含 10 个 ALM，每个 ALM 拥有 8 个输入、2 个 6 输入 LUT（查找表）和 4 个寄存器。相比上一代 Stratix 10，Agilex 的 ALM 在布线效率和时序性能上提升了约 15%。
LAB 内部结构
- ALM（自适应逻辑模块）： 核心计算单元，可配置为 LUT、移位寄存器或分布式 RAM。
- LAB 控制块： 提供时钟、复位、时钟使能信号，支持同步与异步控制。
- 本地互连： 连接 LAB 内部 ALM 以及相邻 LAB，延迟极低。
- 进位链： 专用硬件链，用于实现高速加法器、计数器和比较器。
2.2 DSP 模块：FP16/INT8/INT4 支持
Agilex 的 DSP 模块专为高性能数字信号处理和 AI 推理加速而设计。每个 DSP 模块支持多种精度模式，并内置预加法器、乘法器和累加器。
| 精度模式 | 每个 DSP 模块的乘法器数量 | 典型应用 | 性能优势 |
|---|---|---|---|
| FP32（单精度浮点） | 1 | 科学计算、高精度滤波 | 兼容 IEEE 754 标准 |
| FP16（半精度浮点） | 2 | AI 推理、图像处理 | 吞吐量翻倍，功耗减半 |
| INT18 | 2 | 通信基带、雷达处理 | 高动态范围定点运算 |
| INT9 | 4 | AI 推理（INT8 量化） | 4 倍乘法密度 |
| INT4 | 8 | 低精度 AI 推理、边缘计算 | 8 倍乘法密度，极致吞吐 |
设计提示： 在 AI 推理场景中，建议优先使用 INT8 或 INT4 模式。Agilex DSP 模块支持动态精度切换，允许在同一设计中混合使用不同精度，以平衡精度与吞吐量。
DSP 模块流水线结构
- 预加法器： 实现对称滤波器的系数相加，节省一个乘法器。
- 乘法器： 支持有符号/无符号、浮点/定点乘法。
- 累加器： 支持 64 位累加，防止溢出。
- 级联链： 多个 DSP 模块可级联实现 FIR 滤波器或矩阵乘法。
2.3 M20K 内部存储器
M20K 是 Agilex 中的专用嵌入式存储器块，每个容量为 20 Kb。M20K 支持多种配置模式，可灵活实现单端口、简单双端口、真双端口 RAM 以及 ROM 和 FIFO。
| 配置模式 | 数据宽度 | 深度 | 典型用途 |
|---|---|---|---|
| 单端口 RAM | 1 ~ 20 位 | 2048 × 10 | 通用数据缓存 |
| 简单双端口 RAM | 1 ~ 20 位 | 2048 × 10 | 异步 FIFO、跨时钟域 |
| 真双端口 RAM | 1 ~ 10 位 | 1024 × 20 | 视频帧缓冲、网络包缓存 |
| ROM | 1 ~ 20 位 | 2048 × 10 | 查找表、系数存储 |
| 移位寄存器 | 1 ~ 20 位 | 可变长度 | 延迟线、FIR 滤波器延迟 |
注意事项： M20K 支持字节使能（Byte Enable），可用于实现窄位宽写入。在跨时钟域设计时，务必使用简单双端口模式并正确配置读写时钟域，以避免亚稳态风险。
M20K 性能参数
- 最大频率： 可达 1 GHz（-1 速度等级）
- 总容量： 根据器件不同，最多可达 200 Mb 以上
- ECC 支持： 支持单比特纠错、双比特检错（SECDED）
- 功耗： 相比 Stratix 10 M20K，动态功耗降低约 20%
2.4 高速收发器：PAM4 与 NRZ
Agilex 的高速收发器支持两种主流信令方式：NRZ（Non-Return-to-Zero）和 PAM4（4-Level Pulse Amplitude Modulation）。NRZ 适用于 1 Gbps ~ 28 Gbps 的传统应用，PAM4 则用于 56 Gbps 及以上的超高速互连。
| 特性 | NRZ | PAM4 |
|---|---|---|
| 每符号比特数 | 1 bit | 2 bits |
| 信号电平 | 2 级（0/1） | 4 级（00/01/10/11） |
| 典型数据速率 | 1 ~ 28 Gbps | 56 ~ 116 Gbps |
| 信噪比要求 | 较低 | 较高（约高 9.5 dB） |
| 主要应用 | PCIe Gen4/5、10G/25G 以太网 | 400G 以太网、PCIe Gen6、CXL |
收发器物理层结构
- PMA（物理介质附加子层）： 包含 SerDes、时钟数据恢复（CDR）、TX 驱动器和 RX 均衡器。
- PCS（物理编码子层）： 实现 64B/66B 编码、前向纠错（FEC）、加扰/解扰。
- FEC 引擎： 支持 RS-FEC（Reed-Solomon）和 Fire Code，提升链路可靠性。
PAM4 与 NRZ 选择指南
- NRZ 适用场景： 背板互连、中短距离铜缆、传统 10G/25G 以太网、PCIe Gen4/5。
- PAM4 适用场景： 400G/800G 以太网、长距离光模块、PCIe Gen6、CXL 3.0。
- 混合使用： Agilex 收发器支持动态切换，同一通道可在 NRZ 和 PAM4 之间切换，便于多协议支持。
设计建议： 在 PAM4 模式下，务必启用收发器内部的 FEC 引擎（RS-FEC 或 Fire Code），以补偿 PAM4 固有的信噪比损失。同时，建议使用 Agilex 的 Eye Monitor 功能进行链路调试。