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综合实现工具链精讲

📚 共计 30 章节

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综合工具概览

什么是逻辑综合？综合在数字IC设计流程中的位置，主流综合工具介绍（Design Compiler, Yosys, Vivado Synth）。

工具对比设计流程

RTL设计与可综合性

可综合RTL语法规则，不可综合结构（initial, delay, force等），可综合风格指南。

RTL语法规范

标准单元库解析

库文件结构（.lib），时序模型（NLDM, CCS），功耗模型，PVT corner。

库文件时序模型

综合环境设置

search_path, target_library, link_library, symbol_library, synthetic_library。

环境变量库配置

读入设计与链接

analyze & elaborate vs read_verilog/vhdl，链接过程与错误排查。

设计读入链接

时序约束基础

create_clock, set_clock_latency, set_clock_uncertainty, set_input_delay, set_output_delay。

时序约束SDC

综合策略与编译选项

compile_ultra vs compile，综合策略（top-down vs bottom-up），compile选项详解。

编译策略优化选项

时序优化技术

重定时（Retiming），寄存器平衡，逻辑重组，路径分组。

时序优化Retiming

面积优化技术

资源共享，逻辑优化，门级优化，flatten与结构化实现。

面积优化资源共享

功耗优化技术

门控时钟插入，操作数隔离，多阈值电压库使用，动态与静态功耗平衡。

低功耗门控时钟

综合报告解读

时序报告（report_timing），面积报告（report_area），功耗报告（report_power），QoR报告。

报告分析QoR

综合后网表验证

形式验证（Formality），等价性检查，网表仿真。

验证形式验证

DFT（可测试性设计）与综合

扫描链插入，ATPG，BIST，boundary scan。

多电压域与低功耗综合

UPF/CPF文件，power domain划分，level shifter与isolation cell插入。

多电压域UPF

层次化综合与物理综合

物理综合概念，floorplan-aware综合，congestion预估。

物理综合层次化

综合脚本自动化

Tcl脚本编写，变量传递，流程控制，错误处理。

综合与后端衔接

网表输出格式（Verilog, EDIF），SDC约束输出，DEF/LEF接口。

后端接口网表

综合工具调试技巧

常见错误（missing lib, unconstrained path, multi-driven net），debug方法。

调试错误排查

Yosys开源综合工具

Yosys架构，Verilog前端，逻辑优化pass，techmap，ABC集成。

开源工具Yosys

Yosys脚本实战

读取设计，执行综合，输出网表，与Vivado/ISE集成。

Yosys脚本实战

Vivado Synthesis详解

Vivado综合引擎，默认策略，综合属性（keep_hierarchy, flatten_hierarchy）。

Vivado综合属性

Vivado综合优化

寄存器复制，DSP与BRAM推断，SRL推断，retiming。

Vivado综合约束

XDC约束，时序例外（false_path, multicycle_path），综合与实现约束一致性。

XDC时序例外

综合与实现迭代

综合后时序不收敛怎么办？综合选项调整，约束修正，代码优化。

迭代时序收敛

工艺库选择与迁移

不同工艺节点（7nm, 28nm, 45nm）综合差异，库迁移注意事项。

工艺节点库迁移

综合中的时钟处理

门控时钟，多时钟域，异步时钟域，时钟复用。

时钟多时钟域

综合中的复位处理

同步复位 vs 异步复位，复位树综合，复位毛刺处理。

复位同步/异步

综合中的三态与双向信号

三态门推断，inout端口处理，pad cell插入。

三态双向信号

综合质量评估

WNS, TNS, 面积利用率，功耗密度，congestion预估。

质量评估WNS/TNS

综合工具链未来趋势

AI辅助综合，RTL-to-GDSII自动化，开源工具链演进。