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本课程属于：037-AI芯片流片实战 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。
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从RTL到流片完整通关

📚 共计 30 章节
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01
芯片设计概述
从RTL到流片的全流程概览 · 角色分工 · 课程目标与学习路径
全流程入门
02
Verilog基础（一）
模块与端口 · wire/reg · 连续赋值 · 基础门级建模
语法组合逻辑
03
Verilog基础（二）
always过程块 · 阻塞与非阻塞 · if/case · 有限状态机
时序逻辑FSM
04
Verilog进阶
任务与函数 · parameter/localparam · generate · $display/$monitor
参数化系统任务
05
RTL设计方法论
可综合与不可综合 · 同步设计 · 流水线 · 资源共享与面积优化
设计原则优化
06
常用IP设计
计数器 · 分频器 · 移位寄存器 · 同步/异步FIFO · UART
IPFIFOUART
07
复杂接口设计
AMBA总线(AHB/APB/AXI) · SPI/I2C从机 · DDR控制器接口
总线接口
08
低功耗设计入门
时钟门控 · 电源门控 · 多电压域 · DVFS概念
低功耗Clock Gating
09
仿真验证基础
Testbench结构 · 激励生成 · VCD/FSDB · 基础断言SVA
仿真波形
10
验证方法学
UVM框架 · sequence/driver/monitor · 覆盖率驱动 · 回归测试
UVMCDV
11
逻辑综合（一）
综合流程 · SDC约束 · 时序路径分析 · area/speed trade-off
综合约束
12
逻辑综合（二）
优化技巧 · DFT扫描链 · 综合后仿真 · 形式验证简介
DFTFormal
13
静态时序分析（STA）
建立/保持时间 · 时序路径分类 · OCV/AOCV · CRPR/CPPR
STA时序
14
STA进阶
时钟jitter/skew/latency · CDC处理 · false_path/multicycle_path
CDC时序例外
15
布局规划（Floorplan）
芯片面积估算 · I/O规划 · 宏单元摆放 · 电源网络规划
Floorplan物理设计
16
电源完整性分析
IR Drop · EM检查 · 电源网格 · Decap插入
电源IR Drop
17
时钟树综合（CTS）
时钟树结构 · Skew控制 · 功耗优化 · H-tree与网格
CTS时钟
18
布线（Routing）
全局布线 · 详细布线 · 天线效应 · 拥塞分析与优化
Routing天线效应
19
物理验证（一）
DRC · LVS · ERC 设计规则与一致性检查
DRCLVS
20
物理验证（二）
DFM规则 · OPC · CMP影响 · 可制造性设计
DFMOPC
21
寄生参数提取
RC提取原理 · SPEF/DSPF · 后仿真设置
寄生后仿真
22
时序收敛（Timing Closure）
ECO流程 · 增量编译 · MMMC · 时序修复策略
ECOMMMC
23
功耗分析与优化
动态/静态功耗 · 门控/降压/降频 · 功耗仿真工具
功耗优化
24
芯片测试与DFT
扫描链 · BIST · JTAG · ATPG 自动测试向量生成
DFTATPG
25
封装与IO设计
BGA/QFP/CSP · IO Pad · ESD保护 · 信号完整性
封装SI
26
流片前检查（Tapeout Checklist）
GDSII最终检查 · Mask数据 · 文档准备 · ECO确认
TapeoutGDSII
27
芯片测试与验证
ATE测试 · 功能向量 · 良率分析 · 失效分析基础
ATE良率
28
项目实战（一）
从规格书到RTL实现 —— 简单SoC设计实例
实战SoC
29
项目实战（二）
从RTL到GDSII完整流程演练与常见问题解决
全流程GDSII
30
职业发展与进阶
数字IC技能树 · 学习资源 · 行业趋势与未来方向
职业进阶