第2章：RTL设计与可综合性——把想法变成电路的关键一步

说实话，很多刚入行的朋友问我：“为什么我的仿真跑得好好的，一综合就报错？”

答案往往就藏在“可综合性”这三个字里。RTL设计，说白了就是写代码来描述硬件。但硬件和软件有个本质区别——你写的每一行代码，最终都要变成真实的门电路、触发器和连线。

我刚开始做FPGA那会儿，也踩过不少坑。有一次写了个很漂亮的测试激励，仿真波形完美，结果综合工具直接给我报了个“unsupported construct”。嗯，从那以后我才真正开始认真研究：到底哪些语法是工具能认的，哪些是它不认的。

2.1 什么是可综合性？

可综合性，就是指你的RTL代码能被综合工具解析，并映射到目标工艺库的标准单元（比如与门、或门、D触发器）上。

你想想看，综合工具本质上是个“翻译官”。它只认识一套固定的语法子集。你写的东西超出了它的词汇表，它就罢工。

2.2 可综合的RTL语法规则

我习惯把可综合语法分成三类：必会的、常用的、慎用的。下面这张表基本覆盖了日常工作中90%的场景。

语法结构	可综合性	典型用途	我的建议
always @(posedge clk)	✅ 可综合	时序逻辑（寄存器、计数器）	最常用，必须掌握
always @(*)	✅ 可综合	组合逻辑（多路选择器、译码器）	替代assign的好选择
assign	✅ 可综合	连续赋值（简单组合逻辑）	简洁明了，推荐
if-else	✅ 可综合	条件判断（优先级编码器）	注意完整分支，避免锁存器
case	✅ 可综合	多路选择（状态机、译码器）	建议加default
for 循环	✅ 可综合	参数化设计（寄存器阵列）	循环次数必须是常数
generate	✅ 可综合	条件/循环生成结构	高级用法，参数化利器
function	✅ 可综合	组合逻辑函数	提高代码复用性

2.3 不可综合的结构——这些写法综合工具不认

下面这些结构，仿真时很好用，但综合工具看到它们就直接报错。我曾经在一个项目里，因为用了 initial 来初始化寄存器，结果综合出来的网表和仿真对不上，查了整整两天。

• initial 块：只在仿真开始时执行一次，综合工具无法映射成硬件。初始化寄存器请用复位信号。
• #delay 延时控制：比如 #10 clk = 1'b0;。硬件里没有“等10个时间单位”这种操作。
• force / release：用于仿真中强制赋值，综合工具不支持。
• fork-join：并行块，常用于测试平台，不可综合。
• wait 语句：电平敏感等待，综合工具无法处理。
• event 和 ->：事件触发机制，纯仿真概念。
• 动态数组、队列、关联数组：SystemVerilog中这些高级数据结构不可综合。
• $display、$monitor、$fopen 等系统函数：文件I/O和打印语句，综合工具直接忽略或报错。

2.4 可综合风格指南——写出让工具和人都舒服的代码

代码风格这东西，没有的对错。但好的风格能让你少加班、少背锅。下面是我这些年总结的几个要点。

2.4.1 避免锁存器（Latch）

锁存器是综合工具推断出来的“意外产物”。它通常出现在组合逻辑中，条件分支不完整的时候。

// ❌ 坏风格：if 缺少 else，综合出 latch
always @(*) begin
  if (sel)
    out = data;
end

// ✅ 好风格：补全 else，或赋默认值
always @(*) begin
  out = 1'b0;  // 默认赋值
  if (sel)
    out = data;
end

我个人习惯在组合 always 块的开头，先给所有输出赋一个默认值。这样哪怕后面漏了分支，也不会产生锁存器。

2.4.2 寄存器与复位风格

复位方式的选择，会影响综合后的面积和时序。我一般遵循这个原则：

• 同步复位：面积小，但复位信号必须满足建立时间。适合高频率设计。
• 异步复位：复位及时，不受时钟影响。但要注意复位释放时的亚稳态问题。

// 同步复位风格
always @(posedge clk) begin
  if (rst_n)
    q <= 1'b0;
  else
    q <= d;
end

// 异步复位风格
always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    q <= 1'b0;
  else
    q <= d;
end

2.4.3 状态机编码风格

状态机是数字设计里的常客。编码方式直接影响面积和速度。

编码方式	面积	速度	适用场景
二进制编码	小	中等	状态数多（>16）
格雷编码	小	中等	跨时钟域传输
独热编码	大	快	状态数少（<8），高速设计

我建议你写状态机时，把状态定义、状态跳转、输出逻辑分成三个 always 块。这样代码清晰，综合工具也容易优化。

2.4.4 组合逻辑的写法

组合逻辑有两种主流写法：assign 和 always @(*)。我个人偏好：

• 简单的逻辑（比如 assign sum = a + b;）用 assign。
• 复杂的多条件逻辑（比如译码器、多路选择器）用 always @(*) 配合 case。

2.5 本章知识体系总览

下面这张图，帮你把本章的核心脉络串起来。你可以把它当作一个快速索引。

2.6 避坑指南——我踩过的那些雷

最后，分享几个我亲身经历过的教训。希望能帮你少走弯路。

• 仿真通过，综合失败：我曾经写了一个 for 循环，循环变量是输入信号。仿真时因为循环次数固定，没问题。但综合工具要求循环次数必须是常数，直接报错。记住：可综合的循环，边界必须是参数或常量。
• 综合后面积爆炸：有一次我用 case 写了一个128选1的多路选择器，没加 full_case 和 parallel_case 指示。综合工具推断出了优先级编码器，面积大了3倍。后来我加了 // synthesis parallel_case full_case，问题解决。
• 复位信号毛刺导致功能异常：异步复位对毛刺很敏感。我建议你在复位路径上加一个同步器，或者用异步复位同步释放的电路结构。