01
时序约束基础
什么是时序约束？为什么需要时序约束？FPGA时序分析的基本概念。
基础概念
02
单时钟域约束
create_clock命令详解、时钟周期、占空比、相位偏移的设置。
时钟create_clock
03
生成时钟约束
create_generated_clock命令、分频/倍频时钟的约束方法、与主时钟的关系。
生成时钟分频
04
时钟组约束
set_clock_groups命令、异步时钟域的划分、false path与true path。
时钟组异步
05
输入延迟约束
set_input_delay命令、系统同步与源同步接口、max/min延迟分析。
输入延迟接口
06
输出延迟约束
set_output_delay命令、输出接口的时序模型、建立时间与保持时间。
输出延迟时序模型
07
多周期路径约束
set_multicycle_path命令、慢速时钟域到快速时钟域的路径、hold time调整。
多周期hold
08
伪路径约束
set_false_path命令、跨时钟域信号、复位信号的约束。
伪路径复位
09
最大延迟/最小延迟约束
set_max_delay/set_min_delay命令、异步信号握手、跨时钟域数据总线。
延迟约束握手
10
时钟域交叉(CDC)基础
什么是CDC？CDC问题的本质、亚稳态与MTBF。
CDC亚稳态
11
同步器设计
双级触发器同步器、三级触发器同步器、同步器的MTBF计算。
同步器MTBF
12
握手协议同步
请求-确认握手、四相握手协议、数据总线跨时钟域传输。
握手四相
13
异步FIFO设计
异步FIFO架构、空满标志生成、格雷码指针同步。
FIFO格雷码
14
异步FIFO深度计算
读写速率匹配、FIFO深度公式推导、实际工程中的深度选择。
深度公式
15
使能信号跨时钟域
脉冲同步器设计、边沿检测同步器、使能信号的展宽与同步。
使能脉冲同步
16
数据总线跨时钟域
多比特数据同步问题、数据对齐、使用握手协议传输多比特数据。
多比特对齐
17
复位信号的跨时钟域
异步复位同步释放、复位同步器设计、全局复位与局部复位。
复位同步释放
18
Xilinx Vivado时序约束实战
Vivado时序约束编辑器、XDC文件编写、时序报告解读。
VivadoXDC
19
Intel Quartus时序约束实战
Quartus Timing Analyzer、SDC文件编写、时序报告分析。
QuartusSDC
20
时序约束脚本化
Tcl脚本编写时序约束、自动化约束生成、版本管理。
Tcl自动化
21
时序收敛技巧
关键路径优化、寄存器复制、流水线插入、逻辑级数控制。
收敛优化
22
多时钟域设计的仿真验证
CDC仿真方法、形式化验证工具、仿真中的时序检查。
仿真验证
23
静态时序分析(STA)基础
STA与动态仿真的区别、STA流程、时序路径类型。
STA静态分析
24
建立时间与保持时间
建立时间公式推导、保持时间公式推导、时序裕量计算。
建立时间保持时间
25
片上变化(OCV)分析
OCV概念、derate因子设置、悲观路径去除(CRPR)。
OCVCRPR
26
时钟抖动与时钟偏移
时钟抖动对时序的影响、时钟偏移的补偿、抖动预算分配。
抖动偏移
27
I/O时序约束实战
DDR接口时序约束、SDRAM接口约束、源同步接口约束。
I/ODDR
28
高速串行接口时序约束
SerDes接口约束、GTX/GTH收发器约束、眼图分析。
SerDes眼图
29
时序约束调试方法
时序违规定位、时序报告分析技巧、常见约束错误排查。
调试违规
30
综合项目实战
多时钟域系统设计、完整时序约束编写、时序收敛与验证。
项目综合