单时钟域约束：create_clock命令详解
各位同学，今天我们来聊聊时序约束里最基础、也最核心的一个命令——create_clock。说实话，我见过不少工程师，写了几年约束，对这个命令的理解还停留在「抄模板」的阶段。时钟没定义对，后面所有的时序分析都是白搭。你想想看，连时钟长什么样都没告诉工具，它怎么帮你检查时序？
时钟周期：设计的「心跳」
时钟周期，说白了就是你的设计能跑多快。比如一个100MHz的时钟，周期就是10ns。这个值怎么定？不是拍脑袋想的，而是根据你的系统需求来的。
核心公式：
时钟周期 = 1 / 时钟频率
100MHz → 10ns
200MHz → 5ns
500MHz → 2ns
我在项目中遇到过一件事，印象很深。有个同事定义了一个200MHz的时钟，但实际板子上晶振输出只有100MHz。结果呢？时序分析全过了，上板子跑起来却各种不稳定。查了两天才发现是时钟定义错了。所以啊，周期一定要和硬件实际匹配，别想当然。
# 创建一个100MHz的时钟
create_clock -name sys_clk -period 10.000 [get_ports clk_in]
# 创建一个200MHz的时钟
create_clock -name ddr_clk -period 5.000 [get_ports ddr_clk_p]我的习惯：周期值我一般保留三位小数，比如10.000ns。虽然写10也行，但多写几位能让代码更规范，也方便以后调整。
占空比：别被默认值坑了
占空比，就是高电平占整个周期的比例。默认情况下，Vivado和PrimeTime都认为占空比是50%。但实际项目中，很多时钟源输出的占空比并不是完美的50%。
举个例子，有些DDR接口的时钟，占空比可能是45%或者55%。如果你不指定，工具就按50%去分析，结果和实际情况差了5%。这5%在高速设计里，可能就是setup和hold violation的罪魁祸首。
# 创建一个占空比60%的时钟
create_clock -name custom_clk -period 10.000 -waveform {0.000 6.000} [get_ports clk_in]
# waveform的格式：{上升沿时间 下降沿时间}
# 6.000ns下降，说明高电平持续6ns，占空比60%| 占空比 | waveform参数 | 说明 |
|---|---|---|
| 50% | {0.000 5.000} | 默认值，高电平5ns |
| 60% | {0.000 6.000} | 高电平6ns，低电平4ns |
| 40% | {0.000 4.000} | 高电平4ns，低电平6ns |
我曾经踩过的坑：有次做MIPI接口的时钟约束，没指定占空比，结果后仿一直报错。查了半天才发现，MIPI时钟的占空比要求是45%-55%，而我用的默认50%虽然在这个范围内，但工具分析时用了最严格的边界条件。后来我直接按45%去约束，问题就解决了。
相位偏移：多时钟对齐的艺术
相位偏移，就是时钟沿相对于参考点的偏移量。这个参数在多个时钟域交互时特别重要。比如你有两个时钟，一个0°相位，一个90°相位，它们的上升沿差了四分之一个周期。
# 创建一个相位偏移90°的时钟（相对于参考时钟）
create_clock -name clk_90 -period 10.000 -waveform {2.500 7.500} [get_ports clk_90_in]
# 2.5ns上升，7.5ns下降
# 相对于0°时钟（0ns上升），偏移了2.5ns，正好是90°为什么会用到相位偏移？我举个实际例子。在做ADC采集的时候，数据是在时钟的下降沿输出的，但FPGA内部逻辑是在上升沿采数。这时候就需要定义一个相位偏移，告诉工具：数据相对于时钟有半个周期的偏移。这样工具才能正确分析建立时间和保持时间。
相位偏移的计算：
偏移时间 = 周期 × (相位角度 / 360°)
90°偏移 → 10ns × (90/360) = 2.5ns
180°偏移 → 10ns × (180/360) = 5.0ns
270°偏移 → 10ns × (270/360) = 7.5ns
实战：一个完整的时钟定义
好了，理论讲完了，我们来看一个完整的例子。假设你有一个板子，主时钟是50MHz，但内部PLL生成了多个不同频率和相位的时钟。
# 1. 定义输入时钟
create_clock -name ref_clk -period 20.000 [get_ports ref_clk_p]
# 2. 定义PLL输出时钟（假设PLL生成了200MHz和100MHz两个时钟）
create_clock -name pll_clk_200 -period 5.000 [get_pins pll_instance/clk_out1]
create_clock -name pll_clk_100 -period 10.000 [get_pins pll_instance/clk_out2]
# 3. 定义相位偏移时钟（90°偏移）
create_clock -name pll_clk_90 -period 5.000 -waveform {1.250 3.750} [get_pins pll_instance/clk_out3]
# 4. 定义占空比非50%的时钟
create_clock -name ddr_clk -period 5.000 -waveform {0.000 2.750} [get_pins pll_instance/clk_out4]我的建议：每个时钟定义都要加-name参数。虽然不写也能用，但有了名字，在report_timing里一眼就能看出是哪个时钟，调试起来方便很多。
知识体系总览
下面这张图，是我画的一个知识结构图，帮你理清create_clock的三个核心参数之间的关系。
嗯，这张图其实已经把create_clock的核心逻辑讲清楚了。周期决定速度，占空比决定高低电平比例，相位偏移决定时钟沿的位置。三者缺一不可。
几个容易忽略的细节
最后，我再补充几个实战中容易忽略的点：
- 时钟源的选择：
get_ports用于输入端口，get_pins用于PLL输出。别搞混了，否则工具找不到时钟。 - 多个时钟定义：同一个端口可以定义多个时钟，但要用
-add参数。我见过有人没加这个参数，结果后面的定义覆盖了前面的。 - 虚拟时钟：如果时钟不在当前设计里（比如来自外部芯片），可以用
create_clock -name virt_clk -period 10.000，不加get_ports或get_pins。
我曾经犯过的错：有次做多板互联的项目，忘了定义虚拟时钟，结果跨板接口的时序分析全是乱的。后来加上虚拟时钟，问题一下子就清楚了。所以啊，凡是外部进来的时钟，都要显式定义，别指望工具能猜出来。
好了，这一章的内容就到这里。create_clock看似简单，但里面的门道不少。你只要把周期、占空比、相位偏移这三个参数吃透了，单时钟域的约束就基本没问题了。