时序约束基础：建立时间与保持时间概念，时钟抖动与时钟偏斜，时序路径分类

各位同学，咱们今天聊点实在的。时序约束这东西，说白了就是给芯片画个「时间红线」。你画得准，芯片跑得稳；画得偏了，流片回来可能就是个砖头。我刚开始做数字IC那会儿，总觉得时序分析是后端的事，结果被一个建立时间违例坑得加班两周……嗯，从那以后，我再也不敢小看这些基础概念了。

一、建立时间与保持时间：寄存器的「脾气」

每个寄存器都有两个「死线」：建立时间和保持时间。你想想看，数据就像公交车，时钟就像站牌。建立时间要求数据在时钟沿到来前必须稳稳停好，保持时间要求数据在时钟沿过后不能马上溜走。

• 建立时间（Setup Time）：数据在时钟有效沿之前必须保持稳定的最短时间。我习惯叫它「提前量」。
• 保持时间（Hold Time）：数据在时钟有效沿之后必须保持稳定的最短时间。我管它「后劲」。

建立时间余量 = 时钟周期 + 时钟偏斜 - 数据路径延迟 - 建立时间
保持时间余量 = 数据路径延迟 - 时钟偏斜 - 保持时间

我在项目中遇到过一件事：一个模块在慢速工艺角下时序全过，但快速工艺角下保持时间大量违例。为什么？因为数据路径延迟太小，数据跑得太快，时钟还没反应过来数据就变了。这就是典型的保持时间问题。

二、时钟抖动与时钟偏斜：理想很丰满，现实很骨感

教科书上的时钟是完美的方波，但实际芯片里不是。时钟抖动和偏斜，就是现实给我们的「两记耳光」。

2.1 时钟抖动（Jitter）

抖动是时钟沿在时间轴上的随机偏移。说白了，就是时钟沿「抖了一下」。它主要来自PLL的相位噪声和电源噪声。

• 周期抖动：相邻周期之间的差异。影响建立时间分析。
• 长周期抖动：多个周期累积的偏移。影响高速接口。

我记得有一次调试DDR接口，眼图总是闭合。查了半天，发现是PLL的抖动太大，导致数据采样窗口被压缩。后来换了低抖动PLL，问题解决。所以，选PLL时别只看频率，抖动指标也很关键。

2.2 时钟偏斜（Skew）

偏斜是同一个时钟到达不同寄存器的延迟差异。它分为两种：

三、时序路径分类：STA的「三块版图」

静态时序分析把路径分成四类。你想想看，芯片里的信号路径千千万，但STA只关心这四种。我刚开始学的时候觉得分类很抽象，后来发现，每种路径的约束写法完全不同。

3.1 寄存器到寄存器路径（Reg-to-Reg）

这是最核心的路径。两个寄存器通过组合逻辑相连。STA会检查：数据从第一个寄存器的时钟沿出发，经过组合逻辑，能否在第二个寄存器的建立时间窗口内到达。

create_clock -name clk -period 10 [get_ports clk]
set_clock_uncertainty -setup 0.2 [get_clocks clk]
set_clock_uncertainty -hold 0.1 [get_clocks clk]

3.2 输入到寄存器路径（Input-to-Reg）

外部信号进入芯片，被内部寄存器采样。这里需要约束输入延迟。我习惯用 set_input_delay 告诉工具：外部数据相对于时钟的到达时间。

3.3 寄存器到输出路径（Reg-to-Output）

内部寄存器驱动外部输出。用 set_output_delay 约束。注意，输出延迟是相对于外部接收芯片的建立/保持时间而言的。

3.4 输入到输出路径（Input-to-Output）

纯组合逻辑路径，没有寄存器。这种路径在高速设计中要尽量避免，因为时序很难收敛。如果必须用，就用 set_max_delay 和 set_min_delay 约束。

小结

建立时间和保持时间是STA的「两条腿」，时钟抖动和偏斜是「路上的坑」，时序路径分类是「地图」。把这几个概念吃透了，你写约束的时候心里就有底了。嗯，今天就聊到这儿，下节课咱们拿一个实际的AXI接口来练练手。