01
时序约束基础概念
什么是时序约束？为什么需要时序约束？建立时间与保持时间。
基础建立/保持
02
时钟约束错误
create_clock语法错误、时钟周期设置错误、时钟组(clock group)冲突。
时钟语法
03
输入输出延迟约束错误
set_input_delay/set_output_delay值不合理、参考时钟错误、路径分析遗漏。
I/O延迟
04
虚假路径(false path)约束错误
错误地将有效路径设为false_path、遗漏关键false_path、异步时钟处理不当。
false_path异步
05
多周期路径(multicycle path)约束错误
MCP设置值错误、保持时间与建立时间矛盾、跨时钟域MCP混乱。
MCP跨时钟
06
时钟不确定性(clock uncertainty)约束错误
setup uncertainty与hold uncertainty混淆、值设置过于悲观/乐观。
uncertainty悲观
07
时序例外(exception)优先级错误
例外约束覆盖关系混乱、多重例外导致分析结果异常。
例外优先级
08
跨时钟域(CDC)约束错误
同步器识别失败、异步FIFO约束遗漏、格雷码路径约束不当。
CDC同步器
09
生成时钟(generated clock)约束错误
分频/倍频关系错误、主时钟与生成时钟关联丢失、相位关系设置错误。
生成时钟分频
10
时序约束文件管理错误
SDC文件组织混乱、多模式多角(MMMC)约束冲突、约束版本管理不当。
SDCMMMC
11
综合阶段时序约束错误
综合工具与后端约束不一致、综合时过约束导致面积/功耗恶化。
综合过约束
12
布局布线后时序违例修复
setup违例修复策略、hold违例修复策略、修复代价评估。
修复setup/hold
13
时钟树综合(CTS)相关约束错误
时钟树例外设置错误、时钟平衡约束不当、有用偏差(useful skew)误用。
CTSskew
14
I/O接口时序约束错误
系统同步接口约束错误、源同步接口约束错误、DDR接口约束错误。
I/O接口DDR
15
异步复位/置位约束错误
异步复位同步释放约束遗漏、复位树时序分析遗漏。
复位异步
16
时序约束与功耗优化冲突
低功耗设计中的时序约束调整、电压域切换时的时序处理。
低功耗电压域
17
时序约束与面积优化冲突
过度约束导致面积膨胀、面积优化下的约束放松策略。
面积优化
18
时序约束调试工具使用
report_timing解读、report_clock_introspection使用、时序路径调试技巧。
调试report
19
时序约束自动化生成
Tcl脚本生成约束、约束模板化、自动化检查脚本。
Tcl自动化
20
时序约束验证方法
形式化验证约束、仿真验证约束、静态验证约束。
验证形式化
21
工艺角(PVT)相关约束错误
不同工艺角约束不一致、最差情况分析遗漏、OCV影响考虑不足。
PVT工艺角
22
片上变化(OCV)约束错误
derate因子设置错误、AOCV/SOCV使用不当、CRPR/CPPR补偿遗漏。
OCVderate
23
时序约束与物理设计交互
floorplan影响时序约束、pin placement与约束关系、阻塞(blockage)影响路径。
物理设计floorplan
24
高速接口时序约束
SerDes接口约束、DDR4/DDR5接口约束、HBM接口约束。
高速接口DDR5
25
低功耗时序约束
电源关断(PSO)时序约束、电压频率缩放(DVFS)约束、多电压域约束。
低功耗DVFS
26
时序约束与测试设计(DFT)冲突
扫描链时序约束、BIST时序约束、测试模式与功能模式约束切换。
DFT扫描链
27
时序约束ECO修复
金属层ECO时序修复、功能ECO时序影响评估、ECO约束调整。
ECO金属层
28
先进工艺节点时序挑战
FinFET工艺时序特性、布线延迟主导下的约束策略、工艺波动影响。
FinFET先进工艺
29
时序约束团队协作规范
约束命名规范、约束评审流程、约束版本控制策略。
协作规范
30
时序约束实战案例集锦
典型错误案例复盘、复杂SoC约束策略、从失败到成功的约束优化历程。
实战案例