01
图像采集系统概述
从摄像头到DDR的完整数据流，理解PCLK、VSYNC、HSYNC、DATA信号。
数据流同步
02
时序约束基础理论
建立时间、保持时间、时钟偏斜、时钟抖动，以及它们对图像采集的影响。
setup/holdjitter
03
单时钟域约束实战
对PCLK进行周期约束，对DATA、VSYNC、HSYNC进行输入延迟约束。
周期约束输入延迟
04
跨时钟域约束（CDC）
PCLK到系统时钟的异步FIFO约束，使用set_clock_groups。
异步FIFOCDC
05
多摄像头同步约束
多路PCLK之间的相位关系约束，set_bus_skew的应用。
bus_skew多路
06
SDR/DDR模式约束
针对SDR和DDR模式的输入延迟计算与约束写法差异。
SDRDDR
07
MIPI D-PHY时序约束
MIPI时钟通道与数据通道的skew约束，HS模式下的setup/hold分析。
MIPID-PHY
08
LVDS接口时序约束
LVDS串行化/解串器的位对齐约束，延迟链调整策略。
LVDSSerDes
09
Sensor配置接口约束（I2C/SPI）
对SCL、SDA、CS、MOSI、MISO的时序约束。
I2CSPI
10
图像数据对齐约束
针对RAW、YUV、RGB不同格式的数据对齐窗口约束。
RAWYUVRGB
11
行/帧同步信号约束
VSYNC与HSYNC的脉冲宽度约束，以及它们与数据的关系。
VSYNCHSYNC
12
时钟生成与抖动约束
PLL配置对PCLK抖动的影响，如何约束时钟源。
PLLjitter
13
时序例外（False Path/MultiCycle）
对复位信号、测试模式的时序例外设置。
false_pathmulticycle
14
输入延迟约束详解
min/max延迟计算，基于PCB走线长度和Sensor数据手册。
input delayPCB
15
输出延迟约束详解
对DDR写数据、HDMI输出等场景的输出延迟约束。
output delayDDR
16
时序报告分析
读懂Vivado/Quartus的时序报告，定位图像采集失败的根本原因。
时序报告Vivado
17
时序收敛技巧
Pipeline插入、逻辑复制、寄存器平衡在图像采集中的应用。
pipelineretiming
18
基于Xilinx MIG的DDR时序约束
对DDR控制器接口的输入输出延迟约束。
MIGDDR
19
Video Timing Controller约束
对行场同步计数器、消隐区逻辑的时序约束。
VTC消隐
20
图像缩放模块约束
多时钟域下的缩放逻辑，异步FIFO深度计算与约束。
scaler异步FIFO
21
色彩空间转换模块约束
流水线结构的时序约束，乘法器/加法器的延迟平衡。
CSC流水线
22
帧缓存控制器约束
对帧写入/读出地址生成逻辑的时序约束。
帧缓存地址生成
23
图像预处理Pipeline约束
去噪、锐化、Gamma校正等模块的级联时序。
ISPpipeline
24
高速串行接口约束（GTP/GTX）
对SerDes的参考时钟、TX/RX路径约束。
GTPGTXSerDes
25
时序约束脚本化
Tcl脚本编写自动化约束流程，参数化约束模板。
Tcl自动化
26
时序约束验证方法
形式化验证与动态仿真结合，确保约束正确性。
验证仿真
27
板级时序仿真
结合IBIS模型进行信号完整性分析，验证PCB走线延迟。
IBIS信号完整性
28
多板卡级联时序约束
多FPGA之间的同步约束，系统级时序预算分配。
多板卡同步
29
工业相机时序约束案例
全局快门与卷帘快门对时序约束的不同要求。
全局快门卷帘快门
30
综合实战：1080p@60fps系统
从Sensor数据手册到完整时序约束文件，完成一个1080p@60fps图像采集系统。
实战1080p