3、单时钟域约束实战：对PCLK进行周期约束，对DATA、VSYNC、HSYNC进行输入延迟约束

好，咱们直接进入正题。今天聊的是图像采集里最基础、也最关键的约束——单时钟域约束。说白了，就是搞定一个时钟，然后把所有信号都跟它对齐。

我个人习惯，拿到一块图像传感器，第一件事就是看它的数据手册。找到PCLK的频率，然后算周期。这个周期约束要是写错了，后面所有时序分析都是白搭。

3.1 对PCLK进行周期约束

先看PCLK。假设传感器输出的是24MHz时钟，周期大约是41.666ns。嗯，这里要注意，实际项目中PCLK可能有抖动，我一般会留5%~10%的余量。

约束写法很简单：

create_clock -name pclk -period 41.666 [get_ports pclk]

为什么这么写？-name pclk是给时钟起个名字，方便后面引用。-period 41.666就是周期。[get_ports pclk]指定时钟从哪个管脚进来。

我曾经遇到过一个坑：某款传感器标称24MHz，实际测量只有23.8MHz。如果按24MHz约束，时序分析会过于乐观。所以我现在都会用示波器实测一下PCLK，再写约束。

3.2 对DATA进行输入延迟约束

DATA是并行数据总线，通常是8位或10位。传感器在PCLK的上升沿或下降沿输出数据，FPGA要在同一个时钟沿采到正确数据。

约束的核心是告诉工具：数据相对于时钟，到底晚到多久？

看公式：

set_input_delay -clock pclk -max 5.0 [get_ports data*]
set_input_delay -clock pclk -min 2.0 [get_ports data*]

-max是最大延迟，-min是最小延迟。这两个值怎么来的？

我一般这样算：

• 最大延迟 = PCB走线延迟 + 传感器输出延迟 + 裕量
• 最小延迟 = PCB走线延迟 - 传感器输出保持时间

举个例子，传感器手册说输出延迟最大3ns，PCB走线约1ns，那我设-max 4.0。最小延迟通常设小一点，比如2ns，保证建立时间没问题。

3.3 对VSYNC和HSYNC进行输入延迟约束

VSYNC是帧同步，HSYNC是行同步。这两个信号跟DATA是同步的，所以约束方法一样。

但有个区别：VSYNC和HSYNC通常是单比特信号，延迟约束可以更宽松一些。

set_input_delay -clock pclk -max 6.0 [get_ports vsync]
set_input_delay -clock pclk -min 1.0 [get_ports vsync]

set_input_delay -clock pclk -max 6.0 [get_ports hsync]
set_input_delay -clock pclk -min 1.0 [get_ports hsync]

你可能会问：为什么VSYNC的延迟比DATA大？

嗯，这是因为同步信号通常经过更长的路径。我在一个项目中遇到过，VSYNC从传感器出来绕了半块PCB板，延迟比DATA大了2ns。如果不单独设约束，时序分析会报错。

3.4 完整约束示例

把上面所有约束放在一起，就是完整的单时钟域约束：

# 时钟约束
create_clock -name pclk -period 41.666 [get_ports pclk]

# 数据总线约束
set_input_delay -clock pclk -max 5.0 [get_ports data*]
set_input_delay -clock pclk -min 2.0 [get_ports data*]

# 同步信号约束
set_input_delay -clock pclk -max 6.0 [get_ports vsync]
set_input_delay -clock pclk -min 1.0 [get_ports vsync]

set_input_delay -clock pclk -max 6.0 [get_ports hsync]
set_input_delay -clock pclk -min 1.0 [get_ports hsync]

3.5 知识体系图

下面这张图展示了单时钟域约束的核心逻辑：

这张图很直观：PCLK是核心，DATA、VSYNC、HSYNC都围绕它做约束。三者缺一不可。

3.6 避坑指南

最后分享几个我踩过的坑：

• 忘记约束所有信号：我曾经只约束了DATA，忘了VSYNC，结果综合工具报了一堆未约束路径。后来养成习惯，写完约束跑一下report_analysis_coverage，看看有没有漏掉的。
• 延迟值设得太紧：新手容易把-max设得跟手册一模一样。实际PCB走线、温度变化都会影响延迟。我一般留0.5~1ns余量。
• 忽略时钟抖动：PCLK不是理想时钟，有抖动。如果周期约束设得太满，实际可能跑不到。我习惯在周期里扣掉0.5ns作为抖动裕量。

嗯，单时钟域约束其实不难。关键是理解：约束的本质是告诉工具数据的到达时间。只要这个时间算对了，时序分析就不会出大问题。

好了，这一节就到这里。记住：PCLK周期约束是基础，输入延迟约束是核心。两者配合好，图像采集的时序就稳了。