第一章：图像采集系统概述
各位同学，今天咱们聊聊图像采集系统。说白了，就是摄像头怎么把图像数据存到DDR里。这个流程我做了不下几十个项目，每次都有新感悟。
1.1 完整数据流：从镜头到内存
先看整体流程。摄像头传感器采集图像，输出并行数据。经过FPGA处理，最终写入DDR。中间涉及几个关键信号：PCLK、VSYNC、HSYNC、DATA。
核心数据流路径：
摄像头传感器 → 并行数据总线 → FPGA IOB → 内部FIFO → 图像处理模块 → DDR控制器 → DDR颗粒
我习惯把这条路径分成三段：
- 前端采集段：摄像头输出原始数据，包含同步信号
- 中间处理段：FPGA内部做格式转换、缓存、预处理
- 后端存储段：写入DDR，等待后续显示或传输
你想想看，如果中间任何一段时序出问题，图像就会花掉。我在项目中遇到过，就因为PCLK的抖动没处理好，整幅图像出现条纹，排查了整整两天。
1.2 关键信号详解
这四个信号是图像采集的命根子。咱们一个一个说。
PCLK（像素时钟）
PCLK是数据同步的基准。每个PCLK上升沿，数据线上就有一个像素数据。频率取决于分辨率和帧率。比如1080p@60fps，PCLK大约148.5MHz。
个人经验：我建议在PCLK上做全局时钟约束。很多新手只约束了系统时钟，忽略了PCLK，结果采集到的图像总是错位。
VSYNC（场同步）
VSYNC标志一帧的开始。高电平有效时，表示新的一帧来了。低电平期间，是帧消隐区。
嗯，这里要注意：不同摄像头VSYNC极性可能不同。有的高有效，有的低有效。我曾经因为没看数据手册，直接把极性搞反了，图像上下颠倒。
HSYNC（行同步）
HSYNC标志一行数据的开始。每来一个HSYNC脉冲，就表示新的一行要传输了。行消隐期间，数据线是无效的。
DATA（数据总线）
数据总线宽度常见8位、10位、12位。每个PCLK周期，数据线上传输一个像素值。如果是RGB565格式，16位数据线一次传一个像素。
避坑指南：我曾经遇到过数据线顺序接反的情况。摄像头输出BGR顺序，我按RGB接的，结果图像颜色全乱了。所以布线前一定要确认数据位序。
1.3 时序关系：信号之间的默契
这四个信号不是独立工作的。它们之间有严格的时序关系。
| 信号 | 作用 | 典型频率/周期 |
|---|---|---|
| PCLK | 像素时钟，同步数据 | 10MHz~150MHz |
| VSYNC | 帧同步，一帧开始 | 30Hz~120Hz |
| HSYNC | 行同步，一行开始 | 15kHz~100kHz |
| DATA | 像素数据总线 | 与PCLK同频 |
为什么会这样？因为VSYNC周期内包含多行HSYNC，每行HSYNC内包含多个PCLK。数据就在PCLK的节奏下，一行一行、一帧一帧地传输。
1.4 实战中的时序约束要点
做时序约束时，我重点关注三点：
- PCLK的输入延迟约束：从摄像头输出到FPGA引脚，路径上有PCB走线延迟
- 数据与PCLK的建立/保持时间：确保数据在PCLK边沿稳定
- 跨时钟域处理：PCLK域到系统时钟域的同步
核心原则：所有输入信号都要做时序约束。不要相信“默认就能跑”。我见过太多因为没加约束导致采集失败的案例。
1.5 知识体系结构图
下面这张图展示了本章的核心逻辑。从摄像头到DDR，信号如何流动，约束如何施加。
1.6 小结
图像采集系统，说白了就是让摄像头和FPGA“说同一种语言”。PCLK是节奏，VSYNC和HSYNC是节拍，DATA是内容。时序约束就是确保它们配合默契。
我个人习惯，拿到新摄像头模组后，先看数据手册里的时序图。然后用示波器抓PCLK和DATA，确认实际波形。这一步能避免很多后期问题。
实用技巧：调试时，先让摄像头输出纯色图像（比如全红、全绿、全蓝）。这样能快速判断数据线是否接对、时序是否正常。我每次都用这招，屡试不爽。
好了，这一章就到这里。记住：图像采集的根基就是这四个信号。把它们搞明白，后面的时序约束才能有的放矢。