01
认识高速收发器
GTH/GTY/GTP · SerDes基础 · PMA与PCS层
基础架构
02
硬件设计要点
参考时钟选型 · 电源去耦 · PCB阻抗控制
硬件PCB
03
IP核配置实战
线速率 · 8B/10B vs 64B/66B · 预加重/均衡
IP配置
04
时钟架构与复位
QPLL/CPLL · 多通道时钟 · 复位序列
时钟复位
05
约束文件编写
create_generated_clock · set_input/output_delay
SDC约束
06
时序分析基础
Setup/Hold · 时序弧 · 收发器特有路径
STA基础
07
眼图与误码率
眼图测量 · BERT · 链路质量判断
测试眼图
08
抖动分解与预算
RJ/DJ分离 · Tj预算 · 时钟抖动影响
抖动BER
09
同步与异步FIFO
收发器FIFO · 相位补偿 · 时钟域交叉
FIFOCDC
10
通道绑定与对齐
Channel Bonding · SKP符号 · Deskew
绑定对齐
11
PRBS测试与环回
PRBS生成/校验 · 近端/远端环回 · 调试
测试环回
12
动态重配置端口(DRP)
DRP时序 · 动态线速率 · 实时调整
DRP动态
13
IBERT工具使用
IBERT IP · 扫描眼图 · 误码率实战
IBERT调试
14
PCB与信号完整性
过孔残桩 · AC耦合 · 背板设计
SIPCB
15
电源完整性
PDN阻抗 · 去耦电容 · 电源噪声抖动
PI电源
16
多板互联与背板
连接器 · 背板拓扑 · 长距离均衡
互联背板
17
协议层适配
PCIe/SRIO/Ethernet · PCS层定制
协议适配
18
时序收敛方法论
综合→布局布线 · 时序报告 · 关键路径
收敛流程
19
多时钟域约束
set_clock_groups · set_false_path · set_multicycle_path
CDC约束
20
物理约束与布局
Pblock · 收发器位置 · 减少跨Slice
布局物理
21
综合策略优化
寄存器复制 · Retiming · 综合选项
综合优化
22
布局布线技巧
关键路径手动布线 · 区域约束 · 减少拥塞
布局布线
23
时序例外处理
set_max/min_delay · 总线偏斜 · 同步器约束
例外约束
24
片上变化(OCV)
OCV概念 · derate因子 · 悲观路径去除
OCV时序
25
温度与电压补偿
PVT变化 · 时序余量预留
PVT补偿
26
多板一致性测试
多板时序对比 · 量产验证
测试一致性
27
调试工具链
ChipScope/ILA · Vivado逻辑分析仪
调试ILA
28
常见问题与修复
时序违规 · 误码率排查 · 链路不稳定
实战修复
29
高级主题
PAM4 vs NRZ · FEC · 112Gbps挑战
高级PAM4
30
项目实战
需求分析→时序收敛 · 设计评审 · 交付物
项目完整流程