4、时钟架构与复位：QPLL与CPLL的区别与选择、多通道时钟共享策略、复位序列设计

时钟和复位，是高速收发器设计的命脉。我见过太多项目，逻辑功能都对了，结果一上高速就乱码，十有八九是时钟没处理好。今天咱们就聊聊这个核心话题。

4.1 QPLL与CPLL：你该选哪个？

Xilinx的GTX/GTH收发器里，有两种PLL：CPLL（Channel PLL）和QPLL（Quad PLL）。名字看着像，但脾气完全不同。

对比项	CPLL	QPLL
覆盖范围	单个通道	整个Quad（最多4个通道）
频率范围	较低（约1.6-3.3 Gbps）	较高（最高可达16 Gbps+）
抖动性能	一般	更优
功耗	较低	较高
灵活性	每个通道独立配置	Quad内通道共享

我的选择原则很简单：

• 单通道、低速（< 3.125 Gbps）：用CPLL。省功耗，配置灵活。
• 多通道、高速（> 3.125 Gbps）：用QPLL。抖动更小，通道间一致性更好。
• 混合速率场景：我建议QPLL做主时钟源，CPLL做备选或辅助。

4.2 多通道时钟共享策略

多通道收发器设计，时钟共享是个大坑。我见过有人每个通道独立用PLL，结果通道间相位差大得离谱。

核心原则：同一个Quad内的通道，尽量共享同一个时钟源。

具体做法：

1. 主从模式：一个通道做主时钟源，其他通道从它分频。这样能保证相位对齐。
2. QPLL共享：所有通道共用QPLL的输出。这是最推荐的方式。
3. 外部时钟分配：用专用的时钟缓冲器（如LMK系列）给每个通道分发同源时钟。

下面这张图展示了典型的时钟共享架构：

4.3 复位序列设计

复位搞不好，收发器根本起不来。我刚开始做的时候，以为复位就是拉一下电平，结果吃了大亏。

正确的复位序列：

1. 先复位PLL：确保时钟稳定。
2. 等待PLL锁定：检查lock信号。
3. 复位收发器核心：包括TX/RX路径。
4. 等待初始化完成：检查resetdone信号。
5. 释放复位：按顺序释放，不要同时拉高。

下面是一个典型的复位序列代码示例：

// 复位序列状态机
always @(posedge clk or posedge rst) begin
  if (rst) begin
    state <= IDLE;
    pll_rst <= 1;
    tx_rst <= 1;
    rx_rst <= 1;
  end else begin
    case (state)
      IDLE: begin
        pll_rst <= 0;  // 释放PLL复位
        state <= WAIT_PLL_LOCK;
      end
      WAIT_PLL_LOCK: begin
        if (pll_lock) begin
          tx_rst <= 0;  // 释放TX复位
          state <= WAIT_TX_READY;
        end
      end
      WAIT_TX_READY: begin
        if (tx_ready) begin
          rx_rst <= 0;  // 释放RX复位
          state <= WAIT_RX_READY;
        end
      end
      WAIT_RX_READY: begin
        if (rx_ready) begin
          state <= DONE;
        end
      end
      DONE: begin
        // 正常工作
      end
    endcase
  end
end

4.4 实战建议

嗯，这里要注意几个细节：

• 时钟抖动：用频谱仪测一下时钟源的抖动。如果超过收发器要求的RMS抖动，换晶振或加抖动清洁器。
• 电源噪声：PLL对电源噪声极其敏感。我建议在PLL供电引脚上加LC滤波。
• 温度变化：PLL的锁定频率会随温度漂移。高温环境下，适当增加锁定检测的容限。

时钟和复位，说白了就是给收发器打好地基。地基不稳，上面盖多高的楼都没用。你想想看，是不是这个理？