2. 硬件设计要点：参考时钟选型与抖动要求、电源去耦网络设计、PCB走线阻抗控制
各位同学，咱们接着聊。上一章我讲了高速收发器的整体架构，今天咱们深入硬件层面。说白了，收发器能不能稳定工作，硬件设计占了七成功力。我自己吃过不少亏，今天把这些坑一个个给你们指出来。
2.1 参考时钟选型与抖动要求
参考时钟，是收发器的心脏。心脏跳得不稳，整个系统就别想好。我见过太多工程师随便找个晶振就往上怼，结果眼图一塌糊涂。
2.1.1 抖动到底有多重要？
抖动，就是时钟边沿的位置偏差。你想想看，收发器内部要用这个时钟去采样数据，时钟本身都在抖，采回来的数据能准吗？
我个人的经验是：总抖动（Tj）必须控制在收发器参考时钟输入要求的80%以内。为什么留20%余量？因为PCB走线、电源噪声还会引入额外抖动。
| 数据速率 | 参考时钟频率 | 推荐RMS抖动（12kHz-20MHz） |
|---|---|---|
| 6.6 Gbps | 125 MHz | < 0.5 ps |
| 12.5 Gbps | 156.25 MHz | < 0.3 ps |
| 25 Gbps | 312.5 MHz | < 0.15 ps |
2.1.2 选型三要素
选参考时钟，我习惯按这个顺序来：
- 频率精度：要求±50ppm以内。有些协议更严，比如10G以太网要求±20ppm。
- 相位噪声：重点关注1kHz-10MHz频段的相噪。这个频段直接影响收发器CDR的锁定质量。
- 输出格式：优先选LVDS或LVPECL。CMOS输出虽然便宜，但抖动大，不适合高速场景。
2.2 电源去耦网络设计
电源噪声，是高速设计的头号杀手。收发器内部的PLL、CDR、SerDes对电源纹波极其敏感。我曾经因为电源没处理好，整个板子跑不到目标速率，查了三天才发现是去耦电容放错了位置。
2.2.1 去耦网络的基本思路
说白了，去耦就是给芯片提供一个低阻抗的电源路径。高频电流需要就近获取，不能让它绕远路。
我推荐的分级策略：
- 第一级（大电容）：10μF-100μF钽电容或陶瓷电容，放在电源入口，滤除低频纹波。
- 第二级（中电容）：0.1μF-1μF陶瓷电容，放在芯片周围，滤除中频噪声。
- 第三级（小电容）：0.01μF-0.1μF陶瓷电容，紧贴芯片电源引脚，滤除高频噪声。
关键点： 小电容离芯片引脚不能超过2mm。我见过有人把0.1μF电容放在5mm外，效果直接打五折。
2.2.2 电源平面设计
收发器通常需要多个电源轨：1.0V、1.2V、1.8V、3.3V。每个电源轨都要有独立的电源平面，不能共用。
嗯，这里要注意：电源平面和地平面要尽量靠近。层间距越小，电源阻抗越低。我习惯把电源层和地层放在相邻层，间距控制在3-5mil。
2.3 PCB走线阻抗控制
高速信号走线，阻抗不连续就是灾难。反射、振铃、串扰，全来了。
2.3.1 单端与差分阻抗
收发器的TX/RX都是差分对。标准要求：
- 差分阻抗：100Ω ±10%
- 单端阻抗：50Ω ±10%
为什么是100Ω？这是协议规定的。你想想看，如果阻抗不匹配，信号反射回来，眼图就闭上了。
2.3.2 走线规则
我总结了几条铁律：
- 等长：差分对内两根线长度差不超过5mil。我一般控制在2mil以内。
- 等距：差分对间距保持恒定，不能忽宽忽窄。
- 避免过孔：每对差分线过孔不超过2个。过孔会引入阻抗不连续。
- 包地：差分对两侧加地线，间距至少3倍线宽。
2.3.3 叠层设计
叠层决定了走线的参考平面。我推荐6层或8层板：
| 层号 | 功能 | 说明 |
|---|---|---|
| L1 | 信号层（高速走线） | 收发器TX/RX走线 |
| L2 | 地层 | 完整地平面，无分割 |
| L3 | 电源层 | 1.0V、1.2V等 |
| L4 | 信号层（低速走线） | 控制信号、配置信号 |
| L5 | 地层 | 完整地平面 |
| L6 | 信号层（高速走线） | 另一组收发器走线 |
这个叠层结构，我用了好几年，效果一直很稳定。
2.4 知识体系总览
下面这张图，把本章的核心内容串起来了。你一看就明白：
这张图把三个核心串起来了。时钟是源头，电源是基础，走线是路径。任何一个环节出问题，时序都收不拢。
好了，这一章就到这里。硬件设计没有捷径，每一步都要扎实。下一章咱们聊仿真验证，到时候见。