01
课程导论与系统全景
FPGA收发器与DDR协同设计的背景、应用场景（5G通信、高速数据采集）、课程目标与学习路径。
全景5G
02
FPGA高速收发器基础
什么是GTH/GTY收发器、PMA与PCS层结构、收发器通道的时钟架构。
GTHPMA/PCS
03
DDR存储器基础
DDR3/DDR4/DDR5的区别、SDRAM内部Bank结构、读写时序与突发传输。
DDR5Bank
04
收发器IP核配置实战
使用Vivado配置Transceiver Wizard、线速率与参考时钟选择、QPLL与CPLL的区别。
IP核QPLL
05
DDR控制器IP核配置实战
使用Vivado配置MIG（Memory Interface Generator）、AXI4接口与UI接口详解。
MIGAXI4
06
收发器与DDR的时钟域分析
收发器时钟域、DDR用户时钟域、跨时钟域同步策略（异步FIFO）。
时钟域异步FIFO
07
收发器初始化与复位流程
收发器复位状态机、TX/RX初始化序列、眼图扫描与信号完整性。
复位眼图
08
DDR初始化与校准流程
DDR上电序列、ZQ校准与ODT配置、Write Leveling与Read Leveling。
ZQLeveling
09
收发器数据通路设计
8B/10B与64B/66B编码、弹性缓冲与时钟修正、Comma检测与字对齐。
编码Comma
10
DDR数据通路设计
用户逻辑到MIG的接口设计、读写命令生成、数据掩码（DM）与ECC。
ECCDM
11
AXI4总线在DDR控制中的应用
AXI4-Lite与AXI4-Full的区别、突发传输与地址对齐、Outstanding传输优化。
AXI4突发
12
收发器与DDR的带宽匹配计算
线速率与有效数据带宽、DDR带宽利用率、乒乓缓冲与双缓冲设计。
带宽乒乓
13
基于收发器的数据采集系统
ADC数据通过收发器传输、DDR缓存与PCIE上传、系统延迟分析。
采集PCIE
14
基于DDR的波形存储与回放
连续写入与触发写入、分段存储与地址管理、回放速率控制。
波形回放
15
收发器与DDR的时序约束实战
输入延迟与输出延迟约束、跨时钟域约束（set_false_path/set_max_delay）。
时序约束
16
收发器调试技巧
使用IBERT进行眼图扫描、误码率测试、预加重与均衡参数调整。
IBERT误码率
17
DDR调试技巧
使用MIG的调试端口、读写验证测试、Training失败分析与修复。
TrainingMIG
18
多通道收发器同步设计
通道绑定（Channel Bonding）、确定性延迟、SYSREF与多通道对齐。
绑定SYSREF
19
多片DDR的并行访问设计
Rank与Chip Select、地址交织与Bank Group、读写负载均衡。
Rank交织
20
收发器与DDR的电源完整性设计
收发器电源纹波要求、DDR的VTT与VREF设计、去耦电容布局。
电源VTT
21
高速PCB设计要点
收发器差分对布线、DDR的Fly-by拓扑与T型拓扑、阻抗匹配与串扰控制。
PCBFly-by
22
收发器与DDR的联合仿真方法
使用Vivado Simulator进行协同仿真、眼图仿真与时序仿真。
仿真眼图
23
基于收发器的JESD204B接口设计
JESD204B协议概述、链路建立与同步、与DDR的数据交互。
JESD204B同步
24
基于DDR的雷达信号处理系统
脉冲压缩与FFT加速、DDR作为中间缓存、收发器传输原始数据。
雷达FFT
25
收发器与DDR的功耗优化
收发器功耗模式（LPM/ST）、DDR的自刷新与预充电、动态电压频率调整。
功耗LPM
26
收发器与DDR的可靠性设计
CRC校验与重传机制、DDR的软错误与ECC纠错、看门狗与状态恢复。
CRC可靠性
27
基于收发器与DDR的以太网加速器
MAC层与PCS层映射、DDR存储帧数据、收发器实现10G/25G以太网。
以太网10G
28
收发器与DDR的FPGA资源评估
LUT/FF/BRAM/URAM消耗估算、收发器通道与DDR控制器数量规划。
资源BRAM
29
项目实战：高速数据记录仪设计（上）
需求分析、架构设计、模块划分、接口定义。
项目架构
30
项目实战：高速数据记录仪设计（下）
代码实现、仿真验证、板级调试、性能测试与优化。
调试优化