01
Chiplet概述
什么是Chiplet、为什么需要Chiplet、Chiplet vs SoC、典型应用场景
概念入门
02
封装技术基础
传统封装(Wire Bond/Flip Chip)、先进封装(2.5D/3D/Interposer/Bridge)、封装对时序的影响
封装基础
03
Die-to-Die接口标准
UCIe标准详解、BoW、AIB、接口协议对比
接口标准
04
Chiplet时序挑战
跨Die时钟同步、PVT差异、SSN噪声、信号完整性退化
挑战时序
05
静态时序分析(STA)基础
STA概念、Setup/Hold检查、时序路径分类、OCV概念
STA核心
06
Chiplet STA建模
多Die STA流程、Die-to-Die时序模型(ETM/ILM)、ITM构建、边界约束
建模流程
07
跨Die时钟树设计
时钟源选择(PLL/外部)、分布网络、偏差补偿、Clock Mesh vs H-Tree
时钟树
08
异步时钟域处理
CDC基础、Synchronizer(2-FF/3-FF)、跨Die CDC挑战、验证方法
CDC异步
09
片上变异(OCV)管理
OCV来源、Derating因子、AOCV/POCV方法、跨Die OCV建模
OCV统计
10
信号完整性(SI)分析
Crosstalk噪声、IR Drop影响、跨Die SI建模、修复技术(Shielding/Spacing)
SI噪声
11
功耗与热管理
Chiplet功耗分布、热耦合、温度反转、DVFS
功耗热
12
物理设计约束
Die边界规划、Bump/Pad布局、微凸点设计规则、RDL布线策略
物理约束
13
Interposer设计
Silicon vs Organic Interposer、TSV建模、时序优化、LVS/DRC
InterposerTSV
14
Bridge设计
嵌入式多芯片互连桥(EMIB)、Bridge时序特性、Bridge vs Interposer、案例
BridgeEMIB
15
3D堆叠时序
3D IC时序挑战、TSV寄生参数、热-机械应力、3D STA流程
3D堆叠
16
时序约束编写
SDC基础、跨Die约束(set_false_path/set_multicycle_path)、边界延迟、时钟组
SDC约束
17
时序收敛策略
Top-down vs Bottom-up、Die级预算分配、迭代优化、ECO流程
收敛策略
18
仿真与验证
Pre/Post-layout仿真、Monte Carlo、Worst Case、Corner分析(FF/SS/TT)
仿真验证
19
测试与调试
ATE测试时序、边界扫描(JTAG)、Die-to-Die测试模式、故障诊断
测试调试
20
可靠性设计
老化(NBTI/PBTI)、电迁移(EM)、热循环、时序退化预测
可靠性老化
21
先进节点挑战
7nm/5nm/3nm Chiplet时序、FinFET vs GAAFET、寄生参数提取
先进节点FinFET
22
高速接口时序
SerDes、DDR/HBM、PCIe/CXL接口时序、裕量分析
高速接口
23
时序优化技术
Pipeline插入、Retiming、Clock Gating、Multi-bit flop、VT选择
优化技巧
24
工具与流程
Synopsys/Cadence STA工具链、流程自动化、Tcl脚本、数据管理
工具EDA
25
案例研究1：2.5D Chiplet
HBM+Logic Die、时序收敛过程、问题与解决方案
案例2.5D
26
案例研究2：3D Chiplet
Sensor+Logic+Memory、垂直互连优化、热管理策略
案例3D
27
案例研究3：多Die异构集成
CPU+GPU+NPU、跨Die数据通路优化、时钟域划分
案例异构
28
新兴技术
Chiplet in Chip(CoC)、光互连、无线互连、AI驱动优化
前沿创新
29
标准与生态
UCIe 2.0/3.0、ODSA、设计自动化、IP复用策略
标准生态
30
总结与展望
Chiplet时序收敛最佳实践、未来趋势、学习资源、职业建议
总结展望