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DDR读写与AXI总线调优实战

📚 共计 30 章节

DDR基础扫盲

DDR3/4/5的区别与演进，核心参数（频率、带宽、CL延迟）解读。

DDR控制器架构

控制器内部模块划分（调度器、物理层、刷新逻辑），数据通路分析。

调度器物理层

DDR初始化流程

上电时序、训练过程、ZQ校准，常见初始化失败原因。

ZQ校准上电时序

DDR读写时序

ACTIVATE、READ/WRITE、PRECHARGE命令详解，时序图分析。

DDR带宽计算

理论带宽 vs 实际带宽，效率影响因素（Bank冲突、Page命中）。

Bank冲突Page命中

DDR刷新机制

自动刷新与自刷新，刷新对带宽的损耗，刷新优化技巧。

自动刷新自刷新

DDR低功耗模式

PDN、SR、SRE模式切换，功耗与性能的权衡。

ECC原理、单比特纠错/双比特检测，ECC对性能的影响。

ECC单比特纠错

DDR信号完整性

眼图分析、抖动、串扰，PCB布线要点。

眼图抖动串扰

DDR测试与调试

使用逻辑分析仪抓取DDR波形，常见调试手段。

逻辑分析仪波形

AXI总线基础

AXI3 vs AXI4 vs AXI4-Lite，通道定义与握手协议。

AXI读写事务

读事务（AR、R通道）、写事务（AW、W、B通道），突发传输。

AXI地址映射

地址对齐、非对齐传输，地址边界处理。

AXI乱序传输

ID标签机制，乱序对性能的影响，如何利用乱序。

优先级设置，仲裁策略，QoS在DDR控制器中的应用。

AXI 窄传输与宽传输

数据总线宽度匹配，字节使能（WSTRB）的使用。

AXI 原子操作

锁定传输（LOCK）、独占访问（EXCLUSIVE），多核一致性。

AXI 低功耗接口

Clock Gating、Power Down，AXI低功耗设计。

Clock Gating低功耗

AXI 性能分析

延迟、吞吐量、背压（Backpressure），性能瓶颈定位。

延迟吞吐量背压

AXI 协议检查器

使用SystemVerilog断言检查协议违规，常见错误模式。

断言SystemVerilog

DDR+AXI系统架构

典型SoC中DDR与AXI的连接方式，数据通路瓶颈。

SoC数据通路

DDR控制器AXI接口配置

Outstanding能力、读/写优先级、合并策略。

Outstanding合并

DDR带宽优化

Bank交织、Page策略、预取与写合并。

Bank交织预取

DDR延迟优化

关键事务优先、读优先 vs 写优先，延迟隐藏技术。

延迟隐藏读优先

多端口DDR控制器

多AXI端口仲裁，公平性与QoS保证。

多端口仲裁

DDR一致性协议

ACE与CHI简介，缓存一致性对DDR的影响。

ACECHI一致性

DDR性能建模

使用SystemC/TLM进行性能仿真，模型校准。

DDR调优实战案例：视频处理

视频处理系统中的DDR带宽优化。

视频带宽优化

DDR调优实战案例：AI加速器

AI加速器中的DDR延迟优化。

DDR与AXI调试方法论

系统级调试流程，常用工具与脚本。