一、DDR基础扫盲：DDR3/4/5的区别与演进，核心参数解读

大家好，我是你们的芯片验证讲师。今天咱们聊聊DDR，这个在FPGA和SoC设计里绕不开的东西。

说实话，我刚入行那会儿，也被DDR的各种参数搞得头大。什么CL、tRCD、突发长度……听着就晕。但后来我发现，搞懂DDR其实没那么玄乎。你只要抓住几个关键点，就能在项目中少踩很多坑。

DDR3、DDR4、DDR5，名字就差一个数字，但内部变化挺大的。我简单给你捋一捋。

你看这张表，最直观的变化就是速率和电压。DDR5的速率直接翻倍，电压却降到了1.1V。功耗更低，性能更强，这是趋势。

我个人习惯，选型时先看速率。如果你的系统对带宽要求高，比如视频处理、AI加速，那DDR5是首选。但如果是做工业控制，DDR3其实也够用，而且便宜、稳定。

核心要点：DDR5最大的变化是预取宽度从8n变成了16n。这意味着内部操作频率没变，但数据吞吐量翻倍了。说白了，就是内部跑得慢，但一次搬的东西多。

这三个参数，是DDR的灵魂。搞不懂它们，你写出来的AXI控制器大概率跑不满带宽。

DDR的频率分两种：核心频率和I/O频率。核心频率是内部存储阵列的工作频率，I/O频率是数据引脚上的传输频率。

举个例子，DDR4-3200，核心频率只有400MHz，但I/O频率是1600MHz。因为DDR是双倍数据率，每个时钟沿都传数据，所以等效频率是3200MT/s。

嗯，这里要注意：FPGA里跑DDR控制器，时钟域处理是个大坑。我曾经在一个项目里，因为跨时钟域没处理好，导致DDR读写偶尔出错，查了三天才定位到问题。

带宽的计算公式很简单：

带宽 = 数据速率 × 数据位宽 / 8

比如DDR4-3200，64位宽，理论带宽是：

3200 MT/s × 64 bit / 8 = 25.6 GB/s

但实际能跑到多少？我告诉你，能到80%就算不错了。为什么？因为还有刷新、行激活、预充电这些开销。

避坑指南：我曾经在项目里按理论带宽去设计数据通路，结果实际性能差了一大截。后来才发现，DDR的读写切换、Bank冲突都会吃掉带宽。所以设计时，建议留20%~30%的余量。

CL（CAS Latency）是列地址选通延迟，说白了就是发个读命令后，等多久数据才出来。

DDR3的CL一般是9~11，DDR4是15~19，DDR5是30~40。你看数字越来越大，是不是觉得DDR5更慢了？

其实不是。CL的单位是时钟周期。DDR5的时钟周期短啊，比如DDR5-4800，一个周期才0.416ns。CL=40的话，延迟是16.6ns。而DDR3-1600，CL=11，周期是0.625ns，延迟是6.875ns。

所以，DDR5的延迟确实比DDR3大，但带宽高太多了。对于大数据块传输，DDR5完胜。但对于随机小数据访问，DDR3反而有优势。

注意：在FPGA里做DDR控制器时，CL参数必须配准。配错了，数据就全乱了。我建议你从芯片手册里找到CL值，然后在IP核里手动设置，别用自动检测功能，有时候不准。

下面这张图，是我自己画的DDR内部结构简图。你花5分钟看懂它，后面学AXI总线就轻松多了。

你看这张图，DDR内部其实是个矩阵。读数据时，先激活一行（行激活），数据搬到行缓冲里，然后再从行缓冲里选一列读出来。这就是为什么DDR有行和列两个地址。

我个人经验，写AXI控制器时，尽量让访问地址连续，这样能减少行激活的次数。如果每次访问都换行，那性能就惨了。

好了，这一章的内容就这些。你记住三点：

下一章，咱们聊聊AXI总线的握手协议。那个东西，才是真正考验工程师功底的地方。