01
卷积加速器概述
从软件算法到硬件加速的演进，为什么需要AXI互连？
演进动机
02
AXI4总线协议精讲
通道架构、握手信号、突发传输机制详解。
协议握手
03
AXI4-Lite与AXI4-Stream
控制通路与数据通路的分离设计哲学。
控制数据流
04
卷积计算单元(PE)微架构
乘累加阵列与数据流调度。
PE脉动
05
行缓冲器(Line Buffer)设计
如何高效利用AXI突发特性搬运特征图。
LineBuffer突发
06
权重预取与权重缓存
利用AXI out-of-order特性隐藏加载延迟。
预取乱序
07
部分和累加器与输出回写
写通道的写响应与写数据交织处理。
累加写交织
08
多PE阵列互连拓扑
星型、环型、Mesh拓扑在AXI下的优劣分析。
拓扑Mesh
09
AXI Interconnect IP核选型
Xilinx与Synopsys方案的对比与实战。
IP核选型
10
地址映射与地址译码
如何为多个加速器从设备分配连续的物理地址空间。
地址映射译码
11
跨时钟域同步
AXI接口的异步桥接与同步FIFO设计。
异步CDC
12
低功耗设计
AXI时钟门控、数据掩码与写 strobe 的巧妙运用。
低功耗门控
13
带宽计算与瓶颈分析
如何根据卷积层参数计算AXI总线带宽需求。
带宽瓶颈
14
数据复用策略
输入特征图复用、权重复用与输出复用对应的AXI传输模式。
复用传输模式
15
虚拟通道与QoS
如何通过AXI ID位实现多通道优先级调度。
QoS虚拟通道
16
死锁预防
AXI互连中的循环依赖分析与协议级解决方案。
死锁循环依赖
17
验证策略
基于UVM的AXI VIP搭建与定向测试用例设计。
UVMVIP
18
性能计数器集成
在互连中插入监测逻辑，实时统计读写延迟与吞吐量。
计数器延迟
19
系统一致性：ACE协议
ACE协议简介与加速器缓存一致性维护。
ACE一致性
20
多加速器共享总线
仲裁策略（固定优先级、轮询、加权轮询）的实现。
仲裁轮询
21
中断与异常处理
AXI的SLVERR、DECERR响应与加速器错误恢复机制。
异常错误恢复
22
物理层考量
DDR控制器与AXI互连的接口匹配，时序收敛技巧。
DDR时序
23
高级综合(HLS)实现AXI接口
C/C++描述AXI主从设备的实践。
HLSC++
24
开源项目赏析
剖析Gemmini、NVDLA等开源加速器的AXI互连设计。
GemminiNVDLA
25
仿真与调试
使用VCS/Verdi抓取AXI波形，分析握手与数据流问题。
VCS波形
26
FPGA原型验证
在Xilinx FPGA上部署AXI互连加速器，实测性能。
FPGA原型
27
后端实现
AXI互连的布局布线优化，减少线延迟与扇出。
后端布局布线
28
安全隔离
TrustZone与AXI保护单元，防止非安全访问加速器。
TrustZone安全
29
未来趋势：CXL协议
CXL协议与加速器互连的演进，从片内到片间。
CXL片间互连
30
综合实战
设计一个完整的3x3卷积加速器，包含AXI互连与DDR访问。
实战3x3