4. 电源分配网络阻抗与目标阻抗设计

电源分配网络（PDN）的任务，是在芯片功耗电流快速变化时，仍把芯片供电引脚处的电压波动限制在允许范围内。从频域看，这个约束等价于：在关心的频率范围内，从芯片看进去的PDN阻抗 Z_PDN(f) 必须低于一条随频率变化的上限曲线，即目标阻抗 Z_target(f)。本节围绕PDN组成、频域阻抗曲线、目标阻抗计算、去耦电容选型与布局，以及它与SI抖动的关联展开。

一、PDN的组成与频段分工

PDN不是单一元件，而是一条从稳压模块（VRM）到芯片die的完整供电路径。按从电源到负载的顺序，典型组成包括：VRM及其反馈环路、主板/背板电源平面与过孔、封装基板电源平面、BGA焊球与封装过孔、片上金属网格与去耦电容。每一段都有寄生电阻和电感，其中电感是高频阻抗的主导因素。

不同结构在不同频段起主导作用：VRM在约100 kHz以下有效（受环路带宽限制）；大容量体电容（如数百μF）覆盖kHz～数百kHz；中频段由10～100 nF级陶瓷电容和平面电容承担；百MHz以上则主要靠封装内电容、片上电容和平面间电容。理解这一分工，是后续选容和布局的基础。

二、目标阻抗的计算

目标阻抗的基本公式为：

Z_target = (V_DD × 允许纹波百分比) / I_transient

其中 V_DD 为标称供电电压，允许纹波百分比通常取±5%或更严（高速SerDes常取±3%），I_transient 为负载瞬态电流阶跃幅度。举例：某FPGA核心电压1.0 V，允许纹波±5%，最大瞬态电流阶跃为20 A，则 Z_target = (1.0 × 0.05) / 20 = 2.5 mΩ。这是一个相当低的数值，意味着从DC到数百MHz都需维持低阻抗。

需要注意，I_transient 并非平均电流，而是最恶劣的电流变化量。若芯片手册给出的是最大功耗电流，应结合电源门控和负载切换场景估算实际阶跃。目标阻抗在低频段可适当放宽，因为VRM能及时响应；高频段则必须严格满足，因为去耦电容和封装寄生电感决定了响应速度。

三、去耦电容选型与布局初步

去耦电容的作用是在负载电流突变时，就近提供电荷，减小PDN阻抗。选型需关注三个参数：容值、等效串联电感（ESL）和等效串联电阻（ESR）。电容的自谐振频率 f₀ = 1/(2π√(LC))，在 f₀ 以下呈容性，以上呈感性。因此，单颗电容只在自谐振频率附近提供最低阻抗。

实际选型时，常用多颗不同容值电容并联，以覆盖更宽频段。但并联会引入反谐振峰：不同容值电容的谐振点之间，阻抗可能抬升。例如100 nF与10 nF并联，在两者谐振频率之间可能出现一个高于目标阻抗的峰。抑制方法是选择ESL更低的封装（如0201、01005），或增加中间容值电容，使阻抗曲线更平滑。

布局方面，去耦电容应尽量靠近芯片电源引脚，回路面积最小化。过孔应短而粗，最好使用多个过孔并联以降低电感。电容焊盘到平面之间的引线长度每增加1 mm，约增加1 nH电感，在100 MHz时对应0.63 Ω阻抗，足以破坏目标。因此，布局优先级为：先放小容值、高频电容，再放大容值电容；先保证芯片附近，再考虑板级。

四、PDN阻抗与SI抖动的关联

PDN阻抗不达标会直接表现为电源噪声，进而影响信号完整性。电源噪声会调制输出驱动器的翻转阈值和传播延迟，导致时序抖动增加。具体机制是：当PDN阻抗在某个频率出现峰值，该频率的电流波动会产生较大的电压纹波，使驱动器的上升/下降沿时间发生波动，表现为周期抖动（PJ）和随机抖动（RJ）上升。

在高速SerDes或DDR接口中，电源噪声还会通过输出缓冲器的电源抑制比（PSRR）耦合到数据眼图中，造成眼高下降、眼宽收缩。因此，PDN设计的目标不仅是满足直流压降，还要在抖动预算中分配电源噪声引起的抖动分量。通常建议将电源引起的抖动控制在总抖动预算的10%～20%以内。

评估方法：在频域确认Z_PDN(f)低于Z_target后，可进一步用电源噪声频谱与抖动传递函数估算抖动增量。若发现某频段阻抗超标，应优先在该频段增加去耦或优化平面结构，而不是盲目增加电容数量。

五、设计检查要点

• 确认目标阻抗计算中使用的I_transient是否覆盖最恶劣负载阶跃。
• 检查频域阻抗曲线在DC～数百MHz范围内是否全部低于Z_target，尤其关注反谐振峰。
• 去耦电容选型是否覆盖各频段，ESL是否足够低，封装是否匹配频率需求。
• 布局是否做到电容靠近芯片、过孔短粗、回路面积最小。
• 电源平面是否完整，避免被信号过孔分割导致局部阻抗升高。
• 是否将电源噪声引起的抖动纳入SI抖动预算，并留有余量。

PDN阻抗设计是PI与SI协同的核心环节。只有把频域阻抗曲线压到目标线以下，才能为高速信号提供稳定的供电基础，从而控制抖动、保证眼图质量。