2. 高速数字信号与电源完整性基础

高速数字设计的难点，往往不在于“信号能不能通”，而在于“信号在什么条件下还能被正确识别”。上升时间、带宽、阻抗、反射、串扰、电源噪声与目标阻抗，这几个概念并不是彼此独立的术语，而是同一条物理链条上的不同侧面：边沿越快，频谱越宽；频谱越宽，对阻抗连续性和电源阻抗的要求越高；阻抗不连续会带来反射，密集走线会带来串扰，而电源噪声又会改变器件的判决门限。理解它们之间的耦合关系，是 SI 与 PI 协同设计的起点。

上升时间与带宽：一切分析的起点

数字信号并非理想方波，其高频能量由边沿决定。工程上常用 10%～90% 上升时间 t_r 描述边沿快慢，并用经验公式估算信号有效带宽：

BW ≈ 0.35 / t_r      （单极点近似，t_r 为 10%~90% 上升时间）
BW ≈ 0.5  / t_r      （更保守的工程估算）

例如 t_r = 100 ps 时，BW 约为 3.5 GHz；t_r = 500 ps 时，BW 约为 700 MHz。这意味着即使时钟频率只有几百兆赫兹，只要边沿足够快，就必须按数吉赫兹的频段去考虑传输线效应、过孔寄生与封装电感。判断是否需要按传输线处理，常用经验准则：当互连长度大于信号上升沿空间长度的 1/6 时，反射与振铃就不可忽略。以 FR-4 中约 6 in/ns 的传播速度估算，100 ps 边沿对应的空间长度约 0.6 in，超过约 0.1 in 的走线就应视为传输线。

阻抗、反射与端接

传输线特征阻抗 Z0 由单位长度电感与电容决定，Z0 = √(L/C)。当信号遇到阻抗突变（走线宽度变化、过孔、连接器、分支、负载）时，部分能量被反射，反射系数为：

Γ = (Z_L − Z0) / (Z_L + Z0)

若 Z0 = 50 Ω、负载为开路（Z_L → ∞），则 Γ ≈ +1，全反射并产生正向振铃；若负载为短路，则 Γ ≈ −1，产生负向下冲。工程上通过端接抑制反射：源端串联端接（R_s ≈ Z0 − R_out）适合点对点、单负载场景；终端并联端接（R_t = Z0 到地或到 VTT）适合总线与多负载；戴维南端接则兼顾功耗与匹配。端接位置和阻值必须结合驱动内阻、拓扑与走线长度确定，而不是简单套用 50 Ω。

串扰：容性与感性耦合的叠加

当两条走线靠近，攻击线上的电压变化 dV/dt 通过互容注入电流，电流变化 dI/dt 通过互感注入电压，在受害线上形成近端串扰（NEXT）与远端串扰（FEXT）。串扰随耦合长度增加而增大，但当耦合长度超过饱和长度后趋于稳定；减小串扰的主要手段是增大线间距（如 3W 规则）、缩短并行长度、在敏感线间插入地线或地平面、控制参考平面完整。值得注意的是，参考平面被分割或跨分割走线会显著恶化回流路径，使串扰与辐射同时上升。

电源噪声与目标阻抗

电源分配网络（PDN）的任务是在器件所需频段内维持电压稳定。负载电流的快速变化在 PDN 阻抗上产生噪声：

ΔV = ΔI × Z_PDN(f)

目标阻抗由此反推：

Z_target = (V_nominal × 允许纹波百分比) / ΔI_max

例如 1.0 V 电源、允许 5% 纹波、瞬态电流 10 A，则 Z_target = 1.0 × 0.05 / 10 = 5 mΩ。这个数值必须在从直流到最高关注频率（通常取信号带宽或开关噪声频段）范围内都成立。实现手段是分层去耦：大容量电容负责低频，陶瓷电容负责中频，封装与片上去耦负责高频，并通过低阻抗平面与过孔降低回路电感。若某频段阻抗超标，噪声就会在该频段被放大。

协同设计的实际判断

把上述概念落到工程上，可以用一个具体场景理解协同关系。假设某 DDR 接口数据速率 3200 MT/s，单端信号 t_r ≈ 80 ps，则 BW 约 4.4 GHz。此时若走线未做阻抗控制，反射会在眼图上表现为过冲与振铃，压缩眼高；若多条数据线并行且间距不足，串扰会进一步闭合眼图；若同时 VDDQ 的 PDN 在 100 MHz～1 GHz 阻抗偏高，电源噪声会叠加到输出电平上，使眼图上下沿同时恶化。三者叠加后，原本单独看都“勉强合格”的设计可能整体失效。

因此，实际工作中应建立如下判断顺序：先由 t_r 确定关注频段，再检查该频段内互连阻抗是否连续、端接是否匹配；随后评估并行走线的串扰裕量；最后核对 PDN 在该频段的目标阻抗是否满足。任何一项超标，都应回到叠层、布局与去耦方案上联合调整，而不是孤立地“修某一项”。

综上，上升时间与带宽决定了“看多宽”，阻抗与反射决定了“传多准”，串扰决定了“邻线干扰多大”，电源噪声与目标阻抗决定了“判决余量还剩多少”。只有把这些参数放在同一频段、同一回流路径和同一噪声预算下统一考虑，SI 与 PI 的协同设计才真正成立。