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RISC-V软核架构设计与FPGA时序约束实战工程

共计 30 章节
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01
课程导入
目标=RISC-V软核与FPGA时序… · 核心概念 · 整体框架与工程实践路线
课程导入RISC-V
02
RISC-V指令集基础
目标=RV32I指令格式 · 寄存器组织 · 寻址方式
RISC-V指令集基础
03
RISC-V软核架构总览
目标=取指 · 译码 · 执行
RISC-V软核架构总览
04
FPGA开发流程与工具链
目标=Vivado/Quartus工… · 综合 · 实现
FPGA开发流程
05
Verilog/SystemVerilog硬件描述基础
目标=模块化设计 · 时序逻辑与组合逻辑 · 有限状态机
Verilog/Syst…硬件描述基础
06
取指单元设计
目标=PC生成 · 指令存储器接口 · 分支预测初步
取指单元设计PC
07
译码单元设计
目标=指令字段提取 · 立即数生成 · 控制信号生成
译码单元设计目标=指令字段提…
08
执行单元设计
目标=ALU功能实现 · 移位器 · 比较器
执行单元设计ALU
09
访存单元设计
目标=数据存储器接口 · 字节/半字/字访问 · 非对齐访问处理
访存单元设计目标=数据存储器…
10
写回与寄存器堆
目标=写回通路 · 写使能控制 · 寄存器堆双端口实现
写回寄存器堆
11
流水线冒险与解决
目标=结构冒险 · 数据冒险 · 控制冒险
流水线冒险解决
12
异常与中断处理
目标=CSR寄存器 · 异常向量表 · 中断控制器
异常断处理
13
总线与外设集成
目标=AXI4-Lite · Wishbone · APB总线协议
总线外设集成
14
存储系统设计
目标=指令ROM · 数据RAM · BRAM推断
存储系统设计ROM
15
FPGA时序约束基础
目标=时钟定义 · 输入输出延迟 · 时序路径分类
FPGA时序约束基础
16
时钟约束实战
目标=create_clock · create_generated_c… · 时钟组
时钟约束实战create
17
输入输出延迟约束
目标=set_input_delay · set_output_delay · 虚拟时钟
输入输出延迟约束set
18
时序例外约束
目标=set_false_path · set_multicycle_pat… · set_max_delay
时序例外约束set
19
时序报告分析
目标=Vivado/Quartus时… · WNS/TNS/WHS/THS · 关键路径定位与瓶颈分析
时序报告分析Vivado/Quart…
20
跨时钟域设计
目标=CDC同步器 · 握手协议 · 异步FIFO
跨时钟域设计CDC
21
时序收敛实战
目标=流水线切割 · 逻辑重定时 · 寄存器复制
时序收敛实战目标=流水线切割
22
软核性能评估
目标=IPC计算 · 频率与面积权衡 · Dhrystone/CoreMark…
软核性能评估IPC
23
综合案例一
目标=基于FPGA的RV32I五级流…
综合案例一FPGA
24
综合案例二
目标=为软核添加UART与定时器外设 · 实现串口交互与中断驱动应用
综合案例二UART
25
综合案例三
目标=软核时序约束全流程实战 · 从时钟定义到时序收敛与报告分析
综合案例三目标=软核时序约…
26
综合案例四
目标=跨时钟域软核系统设计 · 包含异步FIFO与CDC约束的完整工…
综合案例四目标=跨时钟域软…
27
常见问题与调试
目标=仿真与综合不一致 · 时序违例 · 复位亚稳态
常见问题调试
28
高级扩展
目标=RISC-V压缩指令 · 浮点单元 · 多核与总线仲裁
高级扩展RISC-V
29
工程化与版本管理
目标=代码规范 · 模块复用 · 脚本化流程
工程化版本管理
30
课程总结与综合提升
目标=知识体系回顾 · 软核与约束最佳实践 · 项目扩展方向与持续学习路径
课程总结综合提升