2. RISC-V指令集基础

各位同学，今天我们来聊聊软核。说实话，我刚入行那会儿，听到「软核」这个词，第一反应是——这玩意儿是不是跟「软盘」一样，快被淘汰了？后来才发现，完全不是那么回事。

什么是软核？

软核，说白了就是用硬件描述语言（Verilog/VHDL）写出来的、可综合的IP核。它不像你买的那块ARM Cortex-M3芯片，焊上去就能跑。软核是一段代码，你需要把它放进FPGA里，经过综合、布局布线，才能真正变成硬件。

我习惯把软核比作「乐高说明书」。硬核是已经拼好的乐高模型，你只能直接玩；软核是那本图纸，你可以照着拼，也可以自己改——加个轮子、换个颜色，都行。

软核 vs 硬核：一张表说清楚

很多初学者分不清这两者。我当年也踩过坑——项目里用了某个软核，结果时序跑不过，折腾了两周才发现，换成硬核就没事了。但硬核也有硬核的麻烦，比如你没法改它的流水线深度。

对比维度	软核	硬核
交付形式	RTL代码（Verilog/VHDL）	GDSII版图/掩膜
灵活性	高，可修改架构、删减功能	低，功能固定，无法改动
性能	取决于FPGA工艺和时序约束	固定，通常更高
功耗	相对较高（FPGA实现）	优化充分，更低
成本	低（可复用、可迁移）	高（流片费用昂贵）
典型场景	FPGA原型验证、定制SoC	量产芯片、高性能计算

RISC-V软核的三种典型架构

RISC-V软核的设计，说白了就是在「性能」和「复杂度」之间找平衡。我做过三个版本的RISC-V软核，从最简单的单周期到五级流水线，每个阶段都有不同的坑。下面我一个个讲。

1. 单周期架构

单周期，就是每条指令在一个时钟周期内完成。听起来简单，对吧？但代价是——时钟频率上不去。

为什么？因为单周期里，取指、译码、执行、访存、写回，全挤在一个周期里。关键路径往往在数据通路最长的那个指令上，比如加载指令（lw）。

// 单周期RISC-V核心简化示意
always @(posedge clk) begin
  if (rst) begin
    pc <= 32'h0;
  end else begin
    // 取指 + 译码 + 执行 + 访存 + 写回，全在一个周期
    reg_file[rd] <= alu_result;  // 写回
    pc <= pc + 4;                // PC更新
  end
end

适用场景：教学演示、极简控制、对频率不敏感的低功耗设计。

2. 多周期架构

多周期把一条指令拆成多个时钟周期。比如取指用1个周期，译码用1个，执行用1~N个。这样每个周期做的事情少了，关键路径短了，频率就能提上去。

但代价是——控制逻辑变复杂了。你需要一个状态机来管理每个阶段。

// 多周期状态机示意
localparam FETCH  = 3'b001;
localparam DECODE = 3'b010;
localparam EXEC   = 3'b011;
localparam MEM    = 3'b100;
localparam WB     = 3'b101;

always @(posedge clk) begin
  case (state)
    FETCH:  begin /* 取指 */ state <= DECODE; end
    DECODE: begin /* 译码 */ state <= EXEC;   end
    EXEC:   begin /* 执行 */ state <= MEM;    end
    MEM:    begin /* 访存 */ state <= WB;     end
    WB:     begin /* 写回 */ state <= FETCH;  end
  endcase
end

我记得有一次做RISC-V多周期实现，调试状态机时发现——加载指令后跟使用该寄存器的指令，结果读到的还是旧值。这就是典型的「数据冒险」。多周期里，你得在写回阶段之后才能读到正确值，所以需要插入气泡（NOP）。

3. 流水线架构

流水线，是目前RISC-V软核的主流。经典的五级流水线：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。

流水线的核心思想是「并行」——每个周期，五条指令同时在不同阶段执行。理想情况下，CPI接近1。

// 五级流水线寄存器示意
// IF/ID 流水线寄存器
always @(posedge clk) begin
  if (stall) begin
    // 保持不动
  end else if (flush) begin
    if_id_pc <= 0;
    if_id_inst <= 0;
  end else begin
    if_id_pc   <= pc;
    if_id_inst <= inst_mem[pc];
  end
end

但流水线有个大问题——冒险（Hazard）。三种冒险：结构冒险、数据冒险、控制冒险。我当年第一次写五级流水线RISC-V时，被数据冒险折磨得够呛。比如：

add x1, x2, x3   // 写x1
sub x4, x1, x5   // 读x1 —— 冒险！

解决方法是「转发」（Forwarding）。把执行阶段的结果直接送给译码阶段，绕过写回。但转发逻辑写不好，时序就容易崩。

三种架构对比

架构类型	CPI	最高频率	控制复杂度	典型应用
单周期	1	低（50~100MHz）	极低	教学、极简控制
多周期	3~10	中（100~200MHz）	中等	低功耗、面积敏感
流水线	≈1（理想）	高（200~500MHz+）	高	高性能计算、通用处理器

架构选择决策流程

下面这张图是我自己总结的，每次做新项目都会拿出来看一眼。

小结

软核设计，说白了就是「用代码造芯片」。单周期简单但慢，多周期折中但控制复杂，流水线快但冒险多。没有最好的架构，只有最适合你项目的架构。

我个人习惯是：教学演示用单周期，面积受限用多周期，追求性能用流水线。但不管选哪种，时序约束都得跟上——不然你综合出来的软核，跑不到你想要的频率，那一切都是白搭。