4、关键光刻技术对比：3D NAND的多层堆叠光刻 vs DRAM的高精度节点光刻（ArF浸没式 vs EUV）
光刻是半导体制造中最核心的工艺之一，其技术路线直接决定了器件的微缩能力与制造成本。在3D NAND与DRAM两大存储产品中，光刻技术的应用逻辑截然不同：3D NAND追求多层堆叠的对准精度与成本效率，而DRAM则追求关键尺寸（CD）的极限微缩与套刻精度。本章从光源选择、光刻胶体系、对准策略与工艺挑战四个维度展开对比。
4.1 光刻技术路线总览
下表概括了3D NAND与DRAM在主流节点下的光刻技术选型差异：
| 对比维度 | 3D NAND（当前主流） | DRAM（当前主流） |
|---|---|---|
| 光刻光源 | ArF浸没式（193nm）为主，部分层使用KrF（248nm） | EUV（13.5nm）与ArF浸没式混合使用 |
| 关键尺寸（CD） | 40–60nm（非关键层可放宽至100nm+） | 10–15nm（存储节点接触孔等关键层） |
| 套刻精度要求 | 层间对准误差 < 5nm（垂直堆叠累积） | 单层套刻误差 < 2nm（水平微缩驱动） |
| 光刻胶厚度 | 厚胶（1–3μm）以适应高深宽比刻蚀 | 薄胶（100–300nm）以保持高分辨率 |
| 多重图形化 | 较少使用（SADP仅用于部分关键层） | 广泛使用（LELE、SADP、SAQP） |
| 光刻次数 | 极高（200–400层需重复光刻） | 中等（30–50层，但每层精度极高） |
核心差异总结： 3D NAND的光刻是“数量驱动”——通过大量重复的、中等精度的光刻步骤实现垂直堆叠；DRAM的光刻是“精度驱动”——通过极少数但极高精度的光刻步骤实现水平微缩。
4.2 3D NAND的多层堆叠光刻
4.2.1 工艺特点
3D NAND的光刻挑战主要来自层数激增与高深宽比结构。以232层3D NAND为例，光刻步骤超过400次（含重复层与辅助层）。其核心策略包括：
- 厚光刻胶工艺： 为支撑后续高深宽比刻蚀，光刻胶厚度通常为1–3μm，远超DRAM的薄胶工艺。
- 低灵敏度要求： 由于CD较大（40–60nm），可使用KrF（248nm）光源降低成本，仅在关键层（如字线切割）使用ArF浸没式。
- 层间对准累积控制： 每层光刻需与底层对准，误差随层数线性累积，需通过逐层对准标记校正与晶圆全局扭曲补偿控制。
工程实践提示： 在3D NAND量产中，光刻机的对准系统（如ASMLExtendedAlignment）需支持每片晶圆超过200次的对准测量，对准时间占总光刻时间的30%以上。
4.2.2 多层堆叠光刻流程
下图展示了3D NAND中典型的多层堆叠光刻流程（以4层为例，实际为200+层循环）：
4.2.3 光刻胶与抗反射层
3D NAND对光刻胶的特殊要求：
- 高深宽比保持能力： 光刻胶在显影后需保持垂直侧壁，以支撑后续刻蚀。
- 多层抗反射涂层（BARC/SiARC）： 由于厚胶导致的光反射问题，需使用双层或三层抗反射结构。
- 低成本考量： 非关键层使用KrF光刻胶（成本为ArF的1/3），关键层使用ArF浸没式光刻胶。
4.3 DRAM的高精度节点光刻
4.3.1 工艺特点
DRAM的光刻挑战来自极限微缩与极高套刻精度。以1α nm（14nm级）DRAM为例，存储节点接触孔（SNC）的CD已缩小至12–15nm，必须使用EUV光刻。其核心策略包括：
- EUV与ArF浸没式混合光刻： 关键层（如存储节点接触孔、位线接触孔）使用EUV（13.5nm），非关键层（如外围电路）使用ArF浸没式。
- 多重图形化（LELE/SADP/SAQP）： 在未引入EUV的节点，通过多次曝光实现CD缩小（如LELE：光刻-刻蚀-光刻-刻蚀）。
- 极薄光刻胶（100–200nm）： 为减少光散射与提高分辨率，光刻胶厚度远低于3D NAND。
技术风险提示： EUV光刻的光源功率（目前约250W）与光刻胶灵敏度（需达到20–30mJ/cm²）仍是量产瓶颈。低灵敏度导致产率下降，高灵敏度则可能引入线宽粗糙度（LWR）恶化。
4.3.2 EUV与ArF浸没式对比
下表详细对比DRAM中EUV与ArF浸没式的关键参数：
| 参数 | ArF浸没式（193nm） | EUV（13.5nm） |
|---|---|---|
| 波长 | 193nm | 13.5nm |
| 分辨率极限 | ~38nm（单次曝光） | ~13nm（单次曝光） |
| 套刻精度（单次） | ~3nm | ~1.5nm |
| 光刻胶厚度 | 100–300nm | 50–150nm（需更薄以减少吸收） |
| 多重图形化需求 | 需要（LELE/SADP） | 不需要（单次曝光可达13nm） |
| 光刻次数（关键层） | 2–4次（多重图形化） | 1次 |
| 成本（每片晶圆） | 较低（~$50–100） | 较高（~$200–400） |
| 主要挑战 | 多重图形化对准累积误差 | 光源功率、光刻胶灵敏度、掩模缺陷 |
4.3.3 DRAM关键层光刻流程
下图展示了DRAM中存储节点接触孔（SNC）的EUV光刻流程：
4.4 光刻技术差异深度分析
4.4.1 对准策略差异
对准系统是光刻机的核心子系统，3D NAND与DRAM的对准策略存在本质差异：
- 3D NAND：逐层对准+全局补偿
- 每层光刻前测量前一层对准标记，计算偏移量并补偿。
- 使用晶圆全局扭曲模型（如高阶多项式拟合）校正晶圆变形。
- 对准标记设计为多层嵌套结构，确保底层标记仍可被检测。
- DRAM：单层高精度对准+多重图形化对准
- 单层对准精度要求极高（< 1.5nm），使用衍射光栅对准（如SMASH系统）。
- 多重图形化（如LELE）中，第二次光刻需与第一次刻蚀后的图形对准，误差需控制在1nm以内。
- EUV光刻机使用反射式对准系统，避免波长吸收问题。
4.4.2 光刻胶体系差异
| 特性 | 3D NAND光刻胶 | DRAM光刻胶 |
|---|---|---|
| 厚度 | 1–3μm | 100–300nm |
| 分辨率 | 40–60nm（宽松） | 10–15nm（极限） |
| 深宽比 | 高（> 5:1） | 低（< 3:1） |
| 抗刻蚀性 | 极高（需支撑厚膜刻蚀） | 中等（薄胶依赖硬掩模） |
| 灵敏度 | 低（可接受高剂量） | 高（EUV需低剂量） |
| 主要类型 | 化学放大胶（CAR） | 金属氧化物光刻胶（MOR）或CAR |
4.4.3 成本与产能权衡
成本模型对比：
- 3D NAND： 光刻成本占总制造成本的15–20%，但通过使用KrF/ArF混合光源、减少EUV使用、优化光刻胶厚度来降低单层成本。总光刻成本随层数线性增加。
- DRAM： 光刻成本占总制造成本的30–40%，EUV光刻机单价超过1.5亿美元，但通过减少多重图形化步骤（从4次减至1次）来降低总成本。EUV的引入使DRAM光刻成本在1α节点后趋于稳定。
4.5 未来技术趋势
- 3D NAND： 随着层数向500+发展，光刻将面临对准累积误差与光刻胶深宽比极限的挑战。可能的解决方案包括：自对准光刻（如侧墙转移技术）与无光刻胶直接刻蚀（如原子层刻蚀ALE）。
- DRAM： 高数值孔径EUV（High-NA EUV，NA=0.55）将在1b nm及以下节点引入，实现8nm级CD单次曝光。同时，光刻胶灵敏度与掩模缺陷检测仍是EUV量产的核心瓶颈。
学习建议： 理解3D NAND与DRAM光刻差异的关键在于把握“垂直堆叠 vs 水平微缩”的底层逻辑。建议结合器件结构图（如3D NAND的沟道孔与DRAM的存储电容）来理解光刻参数选择的物理原因。