2. 基础器件结构对比：3D NAND的电荷俘获型存储单元（CTF） vs DRAM的1T1C单元结构
3D NAND与DRAM在存储原理上的根本差异，首先体现在基础存储单元的结构上。3D NAND采用电荷俘获型存储单元（Charge Trap Flash, CTF），而DRAM则沿用经典的1T1C（1个晶体管 + 1个电容器）结构。这两种结构分别针对非易失性与高速度两大需求进行了极致优化。
2.1 3D NAND的CTF单元结构
CTF单元是3D NAND实现垂直堆叠的核心器件。与传统的浮栅（Floating Gate）结构不同，CTF使用绝缘的氮化硅（Si₃N₄）作为电荷存储层，而非多晶硅导体。这种设计从根本上解决了相邻存储单元之间的电荷干扰问题，使得垂直堆叠成为可能。
核心特征：CTF单元通过隧穿氧化层、电荷俘获层（氮化硅）和阻挡氧化层的三明治结构，实现电荷的局域化存储。电荷被俘获在氮化硅层中的深能级陷阱中，即使断电也能保持10年以上。
CTF单元垂直剖面结构
下图展示了3D NAND中一个典型的CTF存储单元的垂直剖面结构，包含从沟道到字线（Word Line, WL）的各层材料。
CTF单元的关键材料层
| 材料层 | 典型材料 | 厚度范围 | 功能描述 |
|---|---|---|---|
| 沟道层 | 多晶硅（Poly-Si） | 50–80 nm | 形成载流子导通路径，编程时提供电子 |
| 隧穿氧化层 | SiO₂ / SiON | 4–7 nm | 控制电子在沟道与俘获层之间的隧穿，需兼顾擦写速度与数据保持 |
| 电荷俘获层 | Si₃N₄ | 6–10 nm | 提供深能级陷阱，俘获并存储电荷，实现非易失性 |
| 阻挡氧化层 | Al₂O₃ / SiO₂ | 8–12 nm | 防止电荷从俘获层反向泄漏到字线，高k材料可增强电场控制 |
| 金属栅极（字线） | TiN / W | 20–40 nm | 作为控制栅极，施加电压控制沟道导通与电荷隧穿 |
工艺要点：CTF单元中，隧穿氧化层的质量直接决定器件的耐久性（Endurance）和数据保持能力（Retention）。3D NAND通常采用梯度能带工程（Bandgap Engineered）隧穿层，如ONO（Oxide-Nitride-Oxide）叠层，以在保持高速擦写的同时降低泄漏电流。
2.2 DRAM的1T1C单元结构
DRAM的1T1C单元由1个访问晶体管（Access Transistor）和1个存储电容器（Storage Capacitor）串联组成。数据以电荷形式存储在电容器中，晶体管负责控制电荷的读写路径。由于电容器会通过泄漏电流逐渐放电，DRAM需要周期性刷新（Refresh）来维持数据。
核心特征：1T1C单元是易失性存储，数据保持时间通常为64ms（标准刷新周期）。存储电容器的电容值需足够大（通常≥25 fF/单元），以保证读出放大器（Sense Amplifier）能够可靠分辨“0”和“1”。
DRAM 1T1C单元结构示意图
下图展示了DRAM 1T1C单元的平面与剖面结构，包括位线（Bit Line, BL）、字线（Word Line, WL）和存储电容器的连接关系。
1T1C单元的关键组件
| 组件 | 典型结构/材料 | 关键参数 | 功能描述 |
|---|---|---|---|
| 访问晶体管 | NMOS（埋入沟道或凹槽栅极） | 沟道长度：20–30 nm（先进节点） | 字线控制其开关，导通时允许电荷在位线与电容器之间流动 |
| 存储电容器 | 柱状（Cylinder）或沟槽（Trench）结构 | 电容值：≥25 fF/单元 | 以电荷形式存储数据，高k介质（如ZrO₂/Al₂O₃/ZrO₂叠层）提高单位面积电容 |
| 位线（BL） | 金属（W / Cu） | 线宽：30–50 nm | 连接同一列所有单元的源极，负责数据的读出与写入 |
| 字线（WL） | 金属（W / TiN） | 线宽：30–50 nm | 连接同一行所有单元的栅极，控制晶体管的开关状态 |
工艺挑战：随着DRAM制程微缩，存储电容器的物理尺寸不断缩小，但电容值要求并未降低。为了在有限面积内维持≥25 fF的电容，业界采用高k介质材料（如ZrO₂基叠层）和三维电容结构（如柱状电容高度超过2μm）。同时，访问晶体管的漏电流必须极低（< 1 fA/单元），否则数据保持时间将大幅缩短。
2.3 CTF vs 1T1C：核心差异对比
下表从器件结构、存储原理、关键工艺和性能指标四个维度，系统对比3D NAND的CTF单元与DRAM的1T1C单元。
| 对比维度 | 3D NAND（CTF单元） | DRAM（1T1C单元） |
|---|---|---|
| 存储原理 | 电荷俘获在氮化硅陷阱中，改变晶体管阈值电压（Vth） | 电荷存储在电容器中，通过电位高低表示数据 |
| 易失性 | 非易失性（断电后数据保持10年以上） | 易失性（需每64ms刷新一次） |
| 单元面积 | 极小（等效平面面积约4F²，垂直堆叠后面积效率极高） | 较大（约6–8F²，受限于电容器尺寸） |
| 读取速度 | 慢（约50–100 μs，需先建立沟道再检测电流） | 快（约10–50 ns，直接通过位线检测电容电压） |
| 写入速度 | 慢（编程约100–500 μs，擦除约1–10 ms） | 快（约10–50 ns，直接对电容器充放电） |
| 耐久性 | 有限（约10⁴–10⁵次擦写，隧穿氧化层会逐渐退化） | 极高（>10¹⁵次读写，无磨损机制） |
| 功耗（待机） | 极低（非易失，无需刷新） | 较高（需持续刷新，功耗随容量增加而上升） |
| 关键工艺难点 | 垂直通道刻蚀、多层ONO叠层沉积、阶梯接触形成 | 高深宽比电容刻蚀、高k介质沉积、极低漏电流晶体管 |
| 典型应用 | 固态硬盘（SSD）、U盘、嵌入式存储 | 主内存（DDR/LPDDR）、缓存、图形显存 |
2.4 结构差异对工艺集成的深远影响
CTF与1T1C在器件结构上的根本差异，直接决定了两种存储器的工艺集成路线完全不同：
- 热预算差异：3D NAND的CTF单元在字线形成后需要高温退火（>800°C）来激活多晶硅沟道和修复界面态；而DRAM的1T1C单元中，存储电容器的高k介质层（如ZrO₂）对高温敏感，退火温度通常控制在400–500°C以下，否则介质结晶度变化会导致漏电流剧增。
- 金属化策略：3D NAND的字线通常采用替换金属栅极（Replacement Metal Gate, RMG）工艺，先沉积牺牲层再替换为TiN/W；DRAM的位线和字线则采用铜/钨镶嵌工艺（Damascene），并需要极低的接触电阻以支持高速读写。
- 光刻对准要求：3D NAND的垂直堆叠结构使得光刻对准主要发生在顶层阶梯接触区域，对底层单元的对准精度要求相对宽松；DRAM的1T1C单元在平面内密集排布，位线、字线与电容接触孔之间的对准误差必须控制在几纳米以内。
- 缺陷容忍度：CTF单元对隧穿氧化层中的点缺陷较为敏感，单个缺陷可能导致电荷泄漏，造成数据保持失效；DRAM的1T1C单元则对电容器的漏电和晶体管的亚阈值漏电极为敏感，任何微小的漏电路径都会缩短刷新周期。