3. 制造工艺起点：衬底与外延工艺差异

3D NAND 与 DRAM 在制造工艺的起点便展现出根本性差异。这些差异源于两者截然不同的器件结构、电学性能需求以及成本控制策略。本章将深入剖析两者在衬底选择、外延生长技术以及集成方式（CMOS under Array vs. 独立阵列）上的核心区别。

3.1 衬底选择：成本与性能的权衡

3.2 外延工艺：从“平面”到“立体”的起点

外延层是器件有源区的直接载体，其质量直接决定了器件的性能与可靠性。

3.2.1 3D NAND：选择性外延与沟道工程

• 工艺目标：在深宽比极高的沟道孔（Channel Hole）底部，选择性生长单晶硅作为沟道连接层（Channel Connection Layer, CCL）。
• 技术特点：
  • 采用 选择性外延生长（SEG） 工艺，仅在暴露的硅表面生长，避免在氧化硅/氮化硅侧壁上成核。
  • 生长温度较低（600–750°C），以减少热预算对已形成栅极堆叠的影响。
  • 外延层厚度通常控制在 50–150 nm，作为后续多晶硅沟道层的种子层。
• 挑战： 高深宽比（>40:1）下的均匀性控制、微负载效应（Micro-loading Effect）以及缺陷控制。

3.2.2 DRAM：埋入式外延与存储节点接触

• 工艺目标：在存储节点接触（Storage Node Contact, SNC）底部，选择性生长单晶硅以降低接触电阻并修复刻蚀损伤。
• 技术特点：
  • 同样采用 SEG 工艺，但生长窗口更小（亚微米级）。
  • 生长温度略高（700–800°C），以获取更好的晶体质量。
  • 外延层通常作为 埋入式接触（Buried Contact） 的一部分，连接存储电容与晶体管源/漏区。
• 挑战： 极小尺寸下的选择性控制、与金属硅化物（如 TiSi₂）的界面工程。

3.3 集成架构：CMOS under Array (CuA) vs. 独立阵列

这是 3D NAND 与 DRAM 在制造工艺起点上最显著的架构差异，深刻影响了后续的工艺流程和设计规则。

3.3.1 3D NAND：CMOS under Array (CuA)

• 定义： 将外围 CMOS 电路（如页缓冲器、行译码器、感测放大器）制造在存储阵列的下方，通过金属互连层与上方的存储阵列连接。
• 优势：
  • 芯片面积缩减： 省去了外围电路占用的独立芯片面积，实现更高的存储密度。
  • 信号路径缩短： 减少了位线（Bit Line）和字线（Word Line）的寄生电容与电阻，提升读写速度。
  • 工艺简化： 外围电路与存储阵列的工艺窗口可以独立优化。
• 制造流程：
  1. 在衬底上先完成 CMOS 外围电路制造（包括浅槽隔离、栅极、源/漏、接触孔）。
  2. 沉积层间介质（ILD）并平坦化（CMP）。
  3. 在 ILD 上开始存储阵列的制造（包括沟道孔、栅极堆叠、字线）。
  4. 通过贯穿 ILD 的垂直互连（Through-Array Via, TAV）连接上下两层。

3.3.2 DRAM：独立阵列架构

• 定义： 存储单元阵列与外围 CMOS 电路在芯片上并排放置，各自占据独立的区域。
• 优势：
  • 热预算独立： 外围电路（如高温退火）与存储单元（如电容介质退火）的工艺条件互不干扰。
  • 设计灵活性： 外围电路可以独立优化，不受存储阵列高深宽比结构的限制。
  • 良率控制： 阵列与外围电路的缺陷可以独立分析和修复，有利于良率提升。
• 制造流程：
  1. 在衬底上同时定义阵列区与外围区。
  2. 先完成外围 CMOS 电路（包括高压器件与逻辑器件）。
  3. 再在阵列区制造存储单元（包括晶体管、存储电容）。
  4. 通过金属互连层将阵列与外围电路连接。

3.4 架构对比 SVG 图：CuA vs. 独立阵列

3.5 工艺起点差异总结