4. PIC与EIC的集成方式对比
在CPO（共封装光学）模块中，PIC负责光信号的产生、调制、传输与探测，EIC负责驱动、放大、时钟恢复与均衡。两者能否高效协同，取决于它们以何种物理方式“合”在一起。集成方式不仅决定互连密度、寄生参数和散热路径，还直接影响工艺良率、可测试性与成本结构。本节围绕四条主流路线展开：单片集成、2.5D混合集成、3D混合集成，以及3D集成中两种关键互连工艺——微凸点与混合键合。
一、单片集成：同一衬底上的光与电
单片集成指PIC与EIC在同一衬底（通常是硅）上通过同一套或兼容的工艺平台制造。其核心优势是互连距离最短，可把EIC的驱动电路直接放在调制器或探测器旁边，寄生电容和电感极小，适合超高速（如100 Gbaud以上）场景。同时，省去了键合界面，理论上可靠性更高、体积更小。
但单片集成面临材料与工艺的根本矛盾：硅光器件需要低损耗波导、锗探测器、硅调制器等，而高性能EIC（尤其是高速SiGe BiCMOS或FinFET）需要极薄的栅氧、高迁移率沟道和复杂的金属堆叠。两者在同一流程中兼容性差，往往需要折中，导致EIC性能下降或PIC损耗增加。此外，良率耦合问题突出——任一器件失效都可能报废整个芯片，大尺寸单片芯片的良率随面积指数下降。因此，单片集成目前多见于特定细分场景，如超高速相干收发、短距超低功耗光互连，尚未成为CPO的主流量产路线。
二、2.5D混合集成：并排放置，中介层互连
2.5D集成将PIC和EIC作为独立裸片并排放置在硅中介层（Interposer）或有机基板上，通过中介层内的金属布线实现电连接。PIC和EIC各自采用最优工艺制造，再通过微凸点倒装焊到中介层。这种“先分后合”的方式规避了工艺兼容问题，良率风险分散，且便于分别测试和筛选Known Good Die（KGD）。
代价是互连路径变长。信号从EIC出发，经微凸点、中介层布线、再经微凸点进入PIC，典型长度在数百微米到数毫米，引入的寄生电容和电阻会限制带宽、增加功耗。为缓解这一问题，中介层常采用高密度布线（线宽/线距约0.4/0.4 μm）和低损耗介质。2.5D适合通道数中等、速率在50–100 Gbaud、对成本敏感且需要灵活选配PIC/EIC的场景，是目前CPO模块中较成熟的方案。
三、3D混合集成：垂直堆叠，缩短互连
3D集成将EIC直接堆叠在PIC上方（或反之），通过垂直互连实现面对面连接。互连长度从数百微米缩短到数十微米甚至更短，寄生参数显著降低，带宽密度大幅提升。同时，堆叠后占用面积更小，有利于高通道数CPO模块。但3D集成对散热提出更高要求：EIC的功耗密度通常高于PIC，堆叠后热量需穿过PIC或通过TSV导出，热管理设计成为关键。此外，堆叠前的KGD筛选和堆叠后的对准精度要求极高。
四、微凸点与混合键合：3D集成的两种互连工艺
3D集成中，EIC与PIC之间的垂直互连主要有两种工艺：微凸点（Micro-bump）和混合键合（Hybrid Bonding）。
微凸点采用锡银（SnAg）等焊料，直径通常在10–25 μm，间距20–40 μm。工艺成熟、成本相对低、对表面平整度要求较宽松，且可通过回流焊实现自对准。但焊料存在电阻和电感，且凸点高度带来一定寄生；间距进一步缩小到10 μm以下时，焊料桥连风险上升。微凸点适合通道数适中、间距要求不极端、成本敏感的3D集成。
混合键合则通过铜-铜直接键合与介质层（SiO₂）键合同时实现，无焊料，互连间距可缩小到1–5 μm甚至亚微米，寄生电阻和电容极低，带宽密度可提升一个数量级。但混合键合对表面粗糙度、洁净度和对准精度要求极高（对准误差通常需小于100 nm），且需要高温退火，工艺窗口窄、成本高。它适合超高通道数、超高速、对能效要求极致的场景，如未来1.6T以上CPO模块。
五、四条路线的选择逻辑
选择集成方式时，可从四个维度判断：互连密度需求、工艺兼容性约束、散热能力和成本与良率。若通道数少、速率中等、成本优先，2.5D加微凸点是稳妥选择；若通道数多、速率高、能效要求极致，3D混合键合更具优势；单片集成则适合对互连寄生极度敏感、且愿意承担工艺开发风险的特定场景。
实际工程中，常出现混合路线：例如PIC与EIC先通过微凸点实现3D堆叠，再整体倒装到中介层上，形成“3D+2.5D”组合。这种方案兼顾了垂直互连的短距离和中介层的扇出灵活性，是当前CPO模块中值得关注的折中路径。
六、关键参数对比与判断依据
| 对比维度 | 单片集成 | 2.5D 混合集成 | 3D 微凸点 | 3D 混合键合 |
|---|---|---|---|---|
| 互连长度 | 最短（<10 μm） | 数百 μm ~ mm | 20–50 μm | 1–10 μm |
| 互连间距 | 工艺决定 | 0.4–2 μm（中介层） | 20–40 μm | 1–5 μm |
| 寄生电容/电感 | 极低 | 中等 | 较低 | 极低 |
| 工艺兼容性 | 差 | 好 | 好 | 好 |
| KGD筛选 | 不可行 | 可行 | 可行 | 可行 |
| 散热难度 | 中 | 低 | 中高 | 高 |
| 典型成本 | 高 | 中 | 中低 | 高 |
| 适用速率 | >100 Gbaud | 50–100 Gbaud | 50–100 Gbaud | >100 Gbaud |
需要强调的是，表中“典型成本”和“适用速率”为行业常见范围，具体项目需结合工艺节点、芯片面积和量产规模重新评估。例如，混合键合在研发阶段成本极高，但若量产规模足够大，单位成本可能随良率提升而下降。因此，选择集成方式时，应结合产品生命周期和量产规划综合判断，而非仅看单颗样品成本。
七、实操判断示例
假设某CPO模块目标为：16通道、单通道112 Gbaud、总功耗预算8 W、模块面积不超过15 mm×15 mm。按以下步骤判断：
- 互连密度估算：16通道×2（差分或驱动+偏置）≈32根高速信号线，若采用微凸点40 μm间距，仅互连区就需约1.3 mm宽度，加上电源和地，面积压力较大。
- 寄生预算：112 Gbaud下，互连寄生电容若超过50 fF，可能显著恶化眼图。2.5D路径的寄生通常在此量级附近，需谨慎评估。
- 散热判断：8 W总功耗中EIC约占5–6 W，若采用3D堆叠，EIC热量需穿过PIC或TSV导出，需确认PIC衬底热阻和TSV密度是否满足结温要求。
- 结论：该场景更倾向3D混合键合或3D微凸点方案，以缩短互连、降低寄生；若散热无法解决，则退回2.5D并优化中介层布线。
以上判断过程不依赖仿真软件，仅通过参数估算即可快速缩小方案范围。实际设计中，还需结合工艺设计套件（PDK）提供的互连模型和热模型进行迭代验证。