3. EIC关键电路与工艺
EIC（Electronic IC）在CPO模块中承担的是“把电信号整理好、送得动、收得回、对得齐”的角色。硅光PIC负责光电转换与调制，而EIC必须在极短的物理距离内完成高速信号的驱动、放大、判决与时钟恢复。本节围绕四条关键电路链路——高速驱动器、跨阻放大器（TIA）、时钟数据恢复（CDR）与SerDes架构——以及支撑它们的先进CMOS工艺节点选择展开，重点说明每类电路在CPO中的实际约束、典型参数与设计取舍。
高速驱动器：从逻辑摆幅到调制器驱动
CPO中驱动器通常面对两类负载：一类是硅光MZM（马赫-曾德尔调制器）的容性负载，另一类是EAM（电吸收调制器）或直接调制激光器的阻性/混合负载。以MZM为例，其等效电容常在100 fF～300 fF量级，驱动器需要在几十皮秒内完成充放电，同时输出摆幅往往要求1.5～3 Vpp（差分），远高于CMOS逻辑摆幅。因此驱动器普遍采用CML（电流模逻辑）或堆叠式输出级，配合电感峰化或T型线圈拓展带宽。
一个典型的设计示例：目标速率53 GBd（PAM4 106 Gb/s），MZM等效电容取200 fF，若要求输出上升时间约15 ps（10%～90%），则所需峰值电流约为 I ≈ C·ΔV/Δt。取ΔV=2 V、Δt≈15 ps，可得 I ≈ 200 fF × 2 V / 15 ps ≈ 26.7 mA。这决定了输出级尾电流与晶体管尺寸的下限。实际设计中还要考虑前级预驱动增益、共模电平与终端匹配。判断驱动器是否达标，主要看三项：眼图张开度（TDECQ或眼高/眼宽）、输出回波损耗（S22通常要求优于-8 dB至-10 dB）、以及功耗效率（pJ/bit）。若眼图闭合但S22良好，问题多在前级带宽或峰化不足；若S22差且眼图振铃，则优先检查输出端匹配与封装寄生。
跨阻放大器：噪声、带宽与灵敏度
TIA位于接收链最前端，把光电二极管（PD）的微弱电流转换为电压。CPO中PD结电容通常为30～80 fF，TIA输入端的总电容还包括焊盘与ESD寄生，常达100 fF以上。TIA的核心矛盾是：跨阻增益Rf越大，输出摆幅越大、噪声贡献越小，但带宽会下降。对于单级共源TIA，带宽近似为 f_-3dB ≈ 1/(2πRf·Cin)，其中Cin为输入节点总电容。若Rf=500 Ω、Cin=150 fF，则带宽约2.1 GHz，显然不足以支撑50 GBd。因此实际TIA多采用多级结构、电感峰化或Cherry-Hooper架构，在保持较高Rf的同时把带宽推到30 GHz以上。
噪声方面，输入等效电流噪声密度 i_n,in 主要由反馈电阻热噪声与输入晶体管沟道噪声决定。灵敏度估算可用：在误码率1E-12、PAM4条件下，若TIA输入等效噪声约15 pA/√Hz、带宽35 GHz，则总均方噪声电流约 15 pA/√Hz × √(35 GHz × 1.57) ≈ 3.5 μA rms。结合PD响应度0.8 A/W，可反推最小可检测光功率量级。实际调试时，若接收眼图噪声大但带宽足够，优先检查PD偏压、TIA输入共模与电源去耦；若眼图幅度小且带宽不足，则需重新权衡Rf与峰化电感。
CDR与SerDes架构：从模拟前端到数字判决
CDR负责从数据流中恢复时钟并完成重定时。CPO中常见两种架构：一是基于相位插值器（PI）的模拟CDR，二是基于过采样与数字滤波的ADC-DSP CDR。前者功耗低、延迟小，适合短距CPO；后者在PAM4下对信道损伤容忍度更高，但功耗与面积显著增加。以53 GBd PAM4为例，若采用PI型CDR，相位检测器常用Alexander或Mueller-Müller鉴相，环路带宽通常设在1～5 MHz，以兼顾抖动跟踪与抖动传递。
SerDes架构上，发送端一般包含FIFO、编码（如RS(544,514)或PAM4映射）、前馈均衡（FFE）与驱动器；接收端包含TIA/CTLE、可变增益放大器（VGA）、采样判决与DFE。在CPO中，由于电链路极短（通常小于10 mm），FFE与DFE的抽头数可大幅减少，甚至可省略DFE，从而降低功耗与延迟。判断CDR是否锁定，可观察锁定指示信号、恢复时钟眼图以及误码率是否收敛到1E-12以下。若误码率平台化不降，需检查鉴相增益、环路滤波零极点与采样相位。
先进CMOS工艺节点选择
CPO的EIC通常与PIC通过先进封装（如CoWoS、EMIB或硅桥）集成，EIC本身多采用16/12 nm、7/6 nm甚至5/4 nm CMOS。节点选择不是越先进越好，而是要在Ft/Fmax、功耗、击穿电压、掩模成本与产能之间取平衡。以53 GBd PAM4为例，7 nm工艺下NMOS的Ft可超过300 GHz，足以支撑驱动器与TIA的带宽需求，同时数字CDR与SerDes逻辑的功耗显著低于16 nm。但7 nm的电源电压通常为0.75～0.9 V，输出摆幅受限，驱动器往往需要堆叠或采用厚氧器件，这会增加工艺复杂度。
实际选择时可参考以下判断：若目标速率≤50 Gb/s且成本敏感，16/12 nm仍可胜任；若目标速率≥100 Gb/s且对功耗效率要求高（如<3 pJ/bit），优先考虑7/6 nm；若需要更高集成度与更低功耗，但能接受更高掩模成本，可评估5/4 nm。此外，CPO中EIC常与PIC共封装，热耦合紧密，工艺节点的漏电与热稳定性也需纳入评估。最终判断应结合眼图、误码率、功耗与良率数据综合决定，而非仅看节点数字。