第2章 Compliance Test概述

说实话，很多工程师一听「Compliance Test」就觉得头大。觉得不就是拿个仪器测一测，过就过，不过就改板子嘛。但我做了这么多年测试，可以负责任地告诉你——不懂Compliance Test的底层逻辑，你连PCB寄生参数到底哪里惹祸都找不准。

先搞清楚我们在测什么，为什么测，谁定的规矩。这章我带大家把这个框架搭起来。

2.1 常见的Compliance Test项目

高速数字系统的Compliance Test，说白了就是测四个东西：眼图、抖动、阻抗、串扰。当然还有别的，但这四个是基础。

2.1.1 眼图

眼图是最直观的。你把大量比特叠加在示波器上，就得到一个「眼睛」。眼睛睁得大不大，干不干净，直接告诉你信号质量好不好。

我在项目中遇到过：一个PCIe Gen4的设计，仿真眼图漂亮得不行，样机一测，眼睛快闭上了。查了三天，发现是一个过孔残桩没处理，寄生电容把上升沿搞塌了。所以眼图是个照妖镜，寄生参数好不好，一眼便知。

眼图关键指标	典型要求	寄生参数影响
眼高	≥某个mV阈值	寄生电阻、电容导致幅度衰减
眼宽	≥某个UI比例	寄生电感引起过冲、振铃
抖动	≤某个ps值	寄生电容、串扰引入时序抖动

2.1.2 抖动

抖动是时序的误差。分两大类：随机抖动（RJ） 和 确定性抖动（DJ）。RJ是热噪声这类天生的，DJ多半是寄生参数搞的鬼。

2.1.3 阻抗

阻抗不连续就是反射。反射一多，信号就像在巷子里来回弹的皮球，眼图当然烂。Compliance Test通常用TDR（时域反射计）测单端和差分阻抗。

注意事项：PCB厂的阻抗控制一般是±10%，但我建议设计时留裕量。你想想看，过孔、焊盘、连接器都会产生寄生电容，实际阻抗会往下掉。

2.1.4 串扰

串扰分近端（NEXT）和远端（FEXT）。寄生电容和互感是元凶。我记得有个DDR5的项目，地址线和数据线没处理好间距，远端串扰直接把时序裕量吃掉了1/3。

2.2 测试标准组织

谁定的规矩？主要就这三家：USB-IF、PCI-SIG、JEDEC。每家都有自己的脾气和测试方法。

组织	负责领域	常见标准	测试要求特点
USB-IF	USB接口	USB 3.x, USB4	眼图模板严格，强调全通道损耗
PCI-SIG	PCIe总线	PCIe Gen3/4/5/6	抖动分解要求高，Preset测试复杂
JEDEC	存储器	DDR4/5, LPDDR	时序窗口小，寄生参数敏感度极高

除了这三家，还有IEEE（以太网）、HDMI Licensing、DisplayPort等。但不管哪家，底层的测试逻辑是一致的：把信号弄到极限，看你还能不能扛住。

以PCI-SIG为例，PCIe Gen5的Compliance Test包括了Preset扫描、抖动容限测试、眼图截获等十多个项目。标准组织会提供测试点参考损耗模型，但这模型和实际PCB的寄生参数肯定有差距。我做测试时发现，很多时候标准里说「低于12dB的损耗」，但实际寄生参数导致的损耗偏离，会让你的测试结果翻车。

2.3 合规测试流程

测试流程其实是套路化的。我总结为五步：

1. 需求分析：搞清楚被测件在哪个速率档，对应哪个标准版本。
2. 制定测试计划：选哪些项目，用哪种校准方法。
3. 环境搭建：仪器、线缆、夹具、参考板，全部校准到位。
4. 数据采集：跑自动化脚本，收眼图、抖动量、S参数。
5. 后处理分析：对比标准模板，判断Pass/Fail。

你可能会问：「最常卡在哪一步？」我告诉你，第3步和第5步。

第3步里，测试夹具的寄生参数是一个大坑。我曾经见一个团队测USB3.2，夹具上多了10pF寄生电容，导致眼图闭合，最后查出来是SMA接头没焊好。所以De-embedding（去嵌入）技术在这里特别重要。

第5步里，很多工程师只看Pass/Fail的绿灯，但忽略了裕量。比如抖动只比标准低0.5ps，样品过了，批量生产时温度一高寄生参数漂移，直接Fail。所以我会建议：留出15%~20%的裕量，这是经验。

好了，这章把Compliance Test的骨架搭起来了。下面这张图可以帮你快速回顾整体的脉络。

这张图能帮你把零散的知识点串起来：寄生参数是横贯所有测试项目的基础变量。不管测眼图、抖动还是阻抗，你最后都会追到PCB上某个过孔、某段走线的寄生作用上。