4. 差分信号与差分阻抗概念
说到LVPECL和CML，核心都是差分信号。你想想看，为什么高速接口几乎都选差分？单端信号跑个几Gbps抖得不行，换差分立马稳了。这里面门道其实不复杂，今天咱们就把差分信号和那个经常被问住的"差分阻抗"彻底说透。
4.1 到底什么是差分信号？
差分信号，说白了就是用一对线来传一个数据。一根走正相（P），一根走反相（N）。接收端看的是两线电压差——V(P) – V(N)。
关键区别：单端信号只参考地，地弹噪声会直接叠加在信号上；差分信号看的是差值，共模噪声在两根线上同时出现，相减之后正好抵消。
我刚开始做设计时对这点感受不深。有一次调试一块3.125Gbps的串行器，单端时钟线过了一个接插件，眼图全闭了。换成差分对，同一根走线，眼图立马睁开。嗯，从那以后我再也不敢小看共模抑制能力。
- 好处一：抗共模噪声强。电源纹波、地弹、串扰，只要同时耦合到P/N线上，差模分量几乎为零。
- 好处二：电磁辐射低。两根线电流方向相反，近场磁场互相抵消，EMI比单端好很多。
- 好处三：电压摆幅小（LVPECL典型800mV，CML只有400mV），功耗低但信噪比照样够。
4.2 差分阻抗——不是你想象的那样
很多人以为差分阻抗就是两根线对地阻抗的并联。其实不对。
差分阻抗 Zdiff 定义的是：差分模式下，差分电压与差分电流的比值。通俗说，你给一对线加上一个差模电压，量流进去的电流，电压除电流就是差分阻抗。
它在数值上等于：
Zdiff = 2 × Zodd其中 Zodd 是单根线在奇模状态下的特性阻抗。什么是奇模？就是两根线信号相位正好相反（一个正，一个负）。这时候两根线之间有耦合，线间电容会降低每根线的视在阻抗。
| 模式 | 激励状态 | 每根线阻抗 | 差分阻抗 |
|---|---|---|---|
| 奇模 | V(P) = +V, V(N) = -V | Zodd（小于Z0） | 2 × Zodd |
| 偶模 | V(P) = +V, V(N) = +V | Zeven（大于Z0） | 无所谓，共模不看差分阻抗 |
我个人的习惯：设计LVPECL/CML差分对时，先让层叠做单线50Ω（Z0），然后计算耦合系数，让差分阻抗落在100Ω±10%即可。差100Ω是LVPECL和CML的经典端接值。
4.3 差分阻抗怎么算？
对于边缘耦合微带线，差分阻抗半经验公式为：
Zdiff ≈ 2 × Z0 × (1 – 0.374 × e^(–2.9 × s/h))其中 s 是线间距，h 是介质厚度。你会看到线间距越小（耦合越强），Zdiff 下降越多。对带状线也有类似公式。
我曾经在一个4层板项目里，用0.5oz铜、5.2mil介质、5mil线宽、7mil间距，仿真出来差分阻抗只有92Ω。结果LVPECL驱动器端接100Ω电阻，反射严重。后来我把间距拉到10mil，阻抗就回到100Ω附近了。嗯，这就是实践的教训——选间距不要只为了省面积，要算阻抗。
注意：不要单纯依赖公式。每家的层叠介电常数有误差，板材树脂含量不同会影响Er。我建议每板层叠指定Er_avg（比如FR4取4.2），然后用2D场求解器算一下再走线。差几欧姆在5Gbps以下问题不大，到了12Gbps以上，5Ω偏差就可能把眼高吃掉10%。
4.4 差分信号的共模与差模分解
实际传输中，P和N不会完全对称。走线等长偏差、驱动不平衡、接收端偏置都会产生共模分量。共模分量对差分接收器是无效的，但它会造成EMI和反射。
差分信号可以分解为：
- 差模分量： Vdiff = VP – VN，承载有用信息。
- 共模分量： Vcm = (VP + VN) / 2，是无用成分，需要抑制。
差分接收器只放大差模，忽略共模（共模抑制比CMRR一般在60dB以上）。所以布线核心就是减少P/N的不对称度，从而压低共模。
我见过一个案例：某团队差分对从BGA扇出走线一侧绕了个小弯避让过孔，等长是做到了，但阻抗突变严重，同时P和N的时延差引入了约10ps共模脉冲突起。仿真显示该共模分量通过参考平面缝隙辐射出来，造成了FCC超标。后来他们改用对称绕行、保持间距恒定，问题解决。
我的经验：差分对的等长误差控制在±5ps以内（约0.75mm @FR4），间距在整个通道中不允许突变超过20%。这样做可以保证90%以上的能量以差模形式传输。
4.5 差分阻抗设计的关键参数
影响差分阻抗的变量按敏感度排序：
- 线宽 w：越宽阻抗越低（对地和线间电容增加）。
- 介质厚度 h：越厚阻抗越高（到回流平面距离增大）。
- 线间距 s：越小耦合越强，差分阻抗越低。
- 介电常数 Er：越高阻抗越低（波速减慢，电容增大）。
- 铜厚 t：影响较小，但厚铜会降低阻抗（约5-10%）。
| 参数 | 增大时的变化 | 典型调节范围 |
|---|---|---|
| 线宽 w | Zdiff ↓ | 3~8mil |
| 介质厚度 h | Zdiff ↑ | 3~10mil |
| 线间距 s | Zdiff ↓（耦合增强） | 5~15mil |
4.6 差分信号的「三元素」图
为了更直观地理解差分信号与差分阻抗的关系，我画了一张概念图。重点看三个要素：差分对、参考平面、耦合间距。
4.7 差分阻抗匹配——端接策略
LVPECL和CML都要求差分端接，典型值100Ω。但摆幅不一样：
- LVPECL：差模摆幅约800mV，直流偏置Vcc-1.3V。端接电阻需要并联到Vcc-2V或者使用戴维南等效。
- CML：差模摆幅约400mV，直流偏置由内部电流源和端接电阻决定（通常上拉到Vcc）。
我通常这样处理端接：
- 先确认发送端输出阻抗。LVPECL一般是7~12Ω，CML是开路集电极（不内端接）。
- 接收端在差分对末端并100Ω电阻。注意电阻需要靠近接收管脚。
- 如果走线长（>5英寸），在源端也需要串联小电阻（10~22Ω）抑制振铃。
我曾经踩过的坑：一块8层板，LVPECL走线15英寸，末端并了100Ω，但源端啥也没加。结果接收端眼图过冲达到400mV。仿真发现源端因为驱动器输出阻抗低（约8Ω）形成了高Q谐振。后来在源端串了22Ω，立马解决。记住——差分阻抗是整个通道的阻抗，不是只在末端端接就完了。
4.8 差分阻抗仿真验证
不要只靠公式手算。我个人的流程是三步曲：
- 层叠建模：用SI工具（如HyperLynx、ADS）建立真实层叠，输入Er、损耗因子、铜厚。
- 2D场求解：提取差分对RLGC参数，看Zdiff和Zeven。目标Zdiff在100Ω±5%以内。
- 时域反射（TDR）仿真：加阶跃信号，看阻抗连续性和回波损耗。
一般在仿真没跑通之前，我不建议直接投板。特别是当速率超过10Gbps时，过孔残桩、焊盘电容都会让差分阻抗偏移。我习惯把每段走线的阻抗都跑一遍，确保没有>10%的突变点。
另一个常见误区：有人以为差分阻抗只看单端阻抗的两倍就够了，结果实际因为耦合没算好，差分阻抗只有90Ω。记住——耦合越强，Zdiff偏离2×Z0越远。你可以在2D场求解器里扫一个s从5到20mil的曲线，看看Zdiff变化有多大。
4.9 小结与实践建议
- 差分信号不等于两条独立的单端线；它是一个整体，依靠耦合实现共模抑制和可控阻抗。
- 差分阻抗计算必须考虑耦合，不能简单取2×Z0。
- LVPECL/CML都要求差分端接100Ω，但端接方式和偏置电压不同。
- 走线间距保持恒定、等长匹配、过孔对称——这三点是差分PCB布线的铁律。
- 仿真验证不可省，特别是层叠有偏差时。