1. 引言：高速信号与信号完整性基础
坦白说，我第一次接触信号完整性时，是在一个高速背板项目上。板子调出来，眼图关得一塌糊涂，时钟抖动大得吓人。那时候我才意识到——信号完整性（SI）不是锦上添花，它是高速设计的命门。
这一章，我们先打好地基。我把自己这些年踩过的坑和总结出的方法，揉进这第一部分内容里。
1.1 什么是信号完整性？
信号完整性，说白了就是保证信号从驱动端到接收端，波形不变样。你想想看，发送端是一个漂亮的方法，到了接收端却变成了毛刺、振铃，甚至逻辑错误，这还能用吗？
注意： 信号完整性不只关乎“能不能跑通”，它直接影响到系统的误码率（BER）、功耗和电磁兼容性。
在 LVPECL 和 CML 这类高速逻辑标准中，信号上升沿往往在几十皮秒级别。这么快的跳变，任何一点阻抗不连续或回流路径问题，都会被放大成灾难。
1.2 高速信号的“三座大山”
我把高速信号设计中的核心挑战归纳为三个：
- 反射 — 阻抗不匹配时，信号碰到边界会往回弹。我在一个 3.125 Gbps 的 CML 链路中就见过，因过孔阻抗偏低，回损直接恶化了 6 dB。
- 串扰 — 相邻走线之间的电磁场耦合，会让一条线上的信号串到另一条上。特别是 LVPECL 这种差分对，如果间距控制不好，共模噪声会非常头疼。
- 损耗 — 高频时，导体趋肤效应和介质损耗会让信号幅度衰减、边沿变缓。我记得第一次做 10 Gbps 仿真时，用了普通的 FR-4，结果 10 英寸走线就几乎把眼图关了。
这三个问题，在 LVPECL 和 CML 设计中会反复出现。我建议你从一开始就把它们印在脑子里。
1.3 两种核心逻辑标准：LVPECL 与 CML
选择逻辑标准，就是选择设计约束。我根据自己的项目经验，把 LVPECL 和 CML 的核心区别整理如下：
| 参数 | LVPECL | CML |
|---|---|---|
| 电压摆幅（典型） | 800 mV（差分） | 400 mV（差分） |
| 共模电压 | 约 VCC - 1.3V | 约 VCC - 0.4V |
| 功耗 | 较高（恒流源工作） | 较低（电流开关模式） |
| 最高数据速率 | 约 10 Gbps | 可达 25+ Gbps |
| 输出结构 | 射极跟随器 | 差分对 + 集电极开路 |
| 匹配方式 | 戴维南偏置 / 电阻端接至 VCC-2V | 50 Ω 上拉到 VCC |
经验谈： 如果你做的是 10 Gbps 以下、对功耗不敏感的时钟分配，LVPECL 是经典选择——它驱动能力强，抖动性能好。但上到 25 Gbps 以上，我强烈建议用 CML，它的低摆幅和更简单的端接结构，能显著降低设计复杂度。
1.4 信号完整性分析的基本流程
有一个常见误区：等到板子画完了再跑 SI 仿真。我曾经吃过这个亏，结果改了一版又一版。正确的做法是在前端设计阶段就把 SI 约束考虑进去。我的习惯流程是这样的：
- 预布局阶段 — 确定关键链路（如时钟、高速 SERDES），制定层叠结构与阻抗目标。
- 前仿真 — 用 IBIS 或 AMI 模型做通道仿真，找到拓扑、端接、过孔等敏感参数。
- 规则驱动 — 把仿真得到的约束转化为 Layout 规则（最大走线长度、间距、过孔数量等）。
- 后仿真 — Layout 完成后提取 S 参数，做全通道的眼图、抖动和 BER 仿真。
- 验证与调试 — 把仿真结果和实际测试对比，校准模型，确认 margin。
嗯，这里要注意，前后仿真都做一遍，不是为了折腾，是真的会在中间发现很多意想不到的问题。比如有一次，我在后仿真中才看到，因为换层时回流路径不连续，造成了一个共模谐振点。
1.5 知识框架：本章核心结构
为了让刚入门的同学有个全景图，我把本章的知识体系整理成一张图。建议你先看框架，再读细节。
1.6 本章小结：你该带走什么
- 信号完整性 —— 就是保证信号在传输路径上不畸变。
- 三大敌人 —— 反射、串扰、损耗，别忘了一对一拆解。
- LVPECL vs CML —— 选对标准，设计就成功了一半。
- 分析流程 —— 前端介入、反复仿真、闭环验证。
我曾经在 一个项目上只做了前仿真，没有提取后仿真的 S 参数，结果焊接后发现过孔残桩太长，导致 12 GHz 频点附近出现了 -5 dB 的回波损耗。从那以后，我再也不省后仿真这一步了。
好，第一章就到这里。接下来你要面对的，就是更具体的 LVPECL 和 CML 设计细节了。相信我，掌握了这些基础，后面的硬仗你心里就有底了。