直流电平与共模电压分析

咱们做高速设计，常听到一个说法：“信号好不好，看眼图；眼图正不正，看共模。” 这话不假。LVPECL 和 CML 这两种差分逻辑，它们的直流工作点设计，直接决定了你能不能把信号送出去、送多远、送多稳。我个人习惯，拿到一块板子先不看走线，先看直流电平对不对。

为什么必须关心直流电平？

说白了，直流电平就是信号的“地板”和“天花板”。差分信号虽然靠的是两条线上的电流方向变化，但如果你连地板都没铺平，信号上来就是一锅粥。我在项目中遇到过这样一个案例——某款 10Gbps 的光模块，眼图总是上眼皮塌陷，查了一大圈，最后发现是 CML 输出级的共模电压被后级 DC 耦合拉偏了，导致输出管进入了线性区。

所以，理解直流电平，就是理解器件的“脾气”。

LVPECL 的直流电平

LVPECL 的全称是“低压正射极耦合逻辑”。它本质上是一个差分对，发射极接了一个恒流源。记住一个关键数字：

举个例子。供电 3.3V 时，LVPECL 的高电平在 2.3V 左右，低电平在 1.6V 左右。这看似简单，但有两个坑：第一，它的直流电平是“电源跟随”的——电源纹波会直接调制到输出共模上；第二，它需要直流偏置通路，而且对端接电阻要求很高。

我建议你直接记住这个关系：LVPECL 的共模电压 = V_CC - 1.3V，这是它在设计中的核心参考点。

CML 的直流电平

CML（电流模式逻辑）的直流特性更简洁。它的输出是一个差分对，集电极或漏极通过上拉电阻接电源。CML 家族的“脾气”是这样的：

CML 的共模非常靠近电源轨。为什么？因为它输出高电平时，电流切换到了对侧，这一侧的上拉电阻上几乎没有压降，所以高电平几乎就是 V_CC。低电平则由恒流源和上拉电阻决定：V_OL = V_CC - I_SS × R_L。

共模电压的关键差异

咱们来对比一下。我把两个逻辑的直流参数放在一个表里，你一看就明白了。

参数	LVPECL	CML
供电电压 (典型)	3.3V	3.3V 或 1.8V
输出高电平 VOH	≈ 2.3V	≈ 3.3V
输出低电平 VOL	≈ 1.6V	≈ 2.9V
单端摆幅	700mVpp	400mVpp
输出共模电压	≈ VCC - 1.3V	≈ VCC - 0.2V
功耗	较高（约 60-80mW）	较低（约 20-40mW）

差距很明显吧？LVPECL 的共模电压在电源的一半偏下位置，而 CML 则紧贴着电源。这个差别带来了一个很实际的困扰：当你需要把这两种信号对接时，绝不能 DC 直接耦合。我曾经遇到一个工程师用 DC 耦合硬接，结果 LVPECL 的高电平（2.3V）打在 CML 输入端，直接把 CML 输入级的共模输入范围拉到了规范之外，导致误码率飙升。

这种情况，必须使用 AC 耦合电容。

直流电平与耦合方式

AC 耦合可以很好地解决共模不匹配的问题。原理很简单：电容隔断了直流分量，只让交流信号通过。但问题来了——AC 耦合后，接收端的直流偏置谁来提供？

对于 LVPECL 接收端，我一般会在电容后面做一个戴维南等效偏置，把节点电压拉到 2.0V 左右（3.3V 供电）。具体做法是：用 82Ω 到电源、130Ω 到地，并联等效电阻约 50Ω，分压结果约等于 2.0V。

对于 CML 接收端，通常芯片内部已经自带了一个上拉到 V_CC 的 50Ω 电阻，你只需要外部再加一个对地的 50Ω 电阻，就能把接收端的共模拉到 V_CC/2。

其实做仿真的时候，很多人只盯着 S 参数和眼图，忽略了对直流工作点的检查。我个人经验是：直流工作点不对，眼图再漂亮也是假的。你想想看，如果输出管早就饱和了，小信号摆幅再大也没用，因为边沿速率已经被压坏了。

所以，每当我拿到一个新的高速链路设计，第一步永远是给各个节点做 DC 仿真。检查发射端输出共模、检查接收端输入共模范围、检查 AC 耦合后偏置电阻带来的直流压降是否在容差内。这些做完，至少 70% 的坑已经被填上了。

一幅图总结 LVPECL 和 CML 的直流世界

最后，我把两个逻辑的直流电平关系画在一张图上，方便你对照。

这张图其实挺直观的。你看，LVPECL 的“房间”在中间，离电源和地都有一定距离；CML 的房间则紧贴着天花板。这两种逻辑各自适合的场景，也跟它们的直流电平有关系——LVPECL 因为摆幅大、共模在中间，抗噪声能力更强，适合较长的板级走线；CML 因为摆幅小、功耗低，更适合芯片内部的接口，比如 SerDes 的 TX 输出。

嗯，直流电平这部分先讲到这里。记住一句话：当你拿到一个高速差分信号，第一件事不是看眼图，而是拿万用表测测共模电压对不对。这个习惯我在刚入行时吃了几次亏才养成的。希望你一次性跳过这个坑。