第2章 LVPECL与CML：一对高速差分“双子星”
做信号完整性这些年，有一对逻辑家族我打交道最多——LVPECL和CML。
很多人觉得它俩都是差分信号，随便选一个就行。其实不然。我遇到过项目，选错逻辑家族，导致整个链路功耗爆炸、眼图闭合。说白了，你选的不是一种电平，而是一整套“脾气”和“胃口”。
这章我们就把LVPECL和CML彻底掰开来看。不扯虚的，全是实战中你会碰到的真问题。
2.1 结构上的“基因差异”
先看最底层的东西——输出级结构。
LVPECL的核心是一个发射极跟随器（Emitter Follower）。你可以把它想象成一个带下拉电阻的“电流源+三极管”组合。它的输出阻抗极低，驱动能力强，摆幅大。
CML就不同了。它是“差分管+上拉电阻”的结构。信号通过电流切换产生，摆幅小，并且不需要下拉到地——它自己内部就消耗完了。
核心区别一句话：
- LVPECL： 电压驱动，大摆幅（800 mV p-p典型），输出共模电平约Vcc-1.3V。
- CML： 电流切换，小摆幅（400 mV p-p典型），输出共模电平随电源变化。
为什么要关心这个？嗯，因为结构决定了它们的偏置方式和功耗构成。
2.2 直流特性：偏置、功耗与电平转换
我早期做项目时，老在LVPECL的直流耦合上栽跟头。它的共模电平大约是Vcc-1.3V，这意味着如果3.3V供电，共模电压就是2.0V。你要是直接怼到5V的CML输入端……后果你懂的。
下面这张表，建议你收藏起来。每次设计前扫一眼，能省不少麻烦。
| 参数 | LVPECL | CML |
|---|---|---|
| 典型电源电压 | 3.3V / 2.5V | 3.3V / 1.8V / 2.5V |
| 输出摆幅（差分） | ~800 mV p-p | ~400 mV p-p |
| 输出共模电平 | Vcc - 1.3V | Vcc - 0.2V ~ Vcc - 0.4V |
| 输出阻抗 | 低（~7 Ω） | 较高（~50 Ω） |
| 静态功耗（典型） | 较高（约80 mA / 通道） | 低（约16 mA / 通道） |
| 是否需要外部偏置 | 需要（下拉电阻至Vcc-2V） | 一般不需要 |
看到功耗那行没？CML只有LVPECL的1/5左右。在高速SerDes、光模块这些对功耗敏感的场景，CML几乎是唯一选择。而LVPECL虽然费电，但它的“大力出奇迹”在一些长距离背板、时钟分发中还是有不可替代的地位。
避坑指南： 我曾经在10Gbps以上的链路里尝试用LVPECL直接驱动CML接收端，结果发现接收器的输入共模范围根本承受不了。最后不得不加一级AC耦合电容，并重新设计电阻偏置网络才解决。如果你碰到共模不匹配，优先考虑AC耦合。
2.3 交流特性：速度、眼图与抖动
这章的重点来了——交流性能。
LVPECL的上升时间快得吓人，典型值在150 ps左右。但副作用也很明显：大摆幅带来了更大的EMI辐射和串扰。你想想看，这个信号在板上跑，就像个小喇叭一样。
CML摆幅小，所以辐射和串扰天然小。它的上升时间也可以做到200 ps以内，但由于摆幅小，对信号的衰减不那么敏感。这就是为什么25Gbps以上的链路几乎清一色CML——功耗和信号质量达到了最佳平衡。
举个具体例子。我调试过一个28Gbps的背板链路。最开始用LVPECL的时钟芯片做恢复，结果眼图张开度只有50%。换成CML时钟后，眼图张开了70%以上。为什么？因为CML的摆幅更小，在长距离FR4 PCB上的损耗也小，抖动的积累自然就少。
我的经验： 设计时根据速率选型有个大致规律：
- < 3 Gbps： LVPECL、CML、甚至LVDS都行。
- 3 Gbps ~ 10 Gbps： 优先CML，LVPECL用于时钟。
- > 10 Gbps： 老老实实用CML。不解释。
2.4 一张图看懂LVPECL与CML的“性格”
说了这么多，我把它们的核心特征画成了一张SVG图。看一遍就能记住：
2.5 偏置与端接：最容易犯错的地方
这部分我多说两句。因为不管是仿真还是调试，端接不对，全白费。
LVPECL的偏置网络：
它需要一个直流路径到Vcc-2V。这个电压通常通过一个电阻分压器获得。我个人习惯这样做标准端接：
// 3.3V LVPECL 标准端接（50Ω 上拉至 Vcc，50Ω 下拉至 Vcc-2V）
// 等效于在接收端并联一个 50Ω 到 2.0V 的戴维南等效我曾经见过有人偷懒，直接把LVPECL输出接50Ω到地。结果信号摆幅直接被拉到地电平，眼图完全闭合。这个坑踩过就不会忘记。
CML的端接：
CML就简单多了。输出级内部有个上拉电阻到Vcc，一般你只需要在接收端接50Ω到Vcc（或者交流耦合后接50Ω到地），就万事大吉。当然，具体的共模偏置还要看接收器的数据手册。
端接速查：
- LVPECL 发送 → LVPECL 接收： 用戴维南等效电阻网络（典型：127Ω上拉，82Ω下拉，3.3V时）。
- CML 发送 → CML 接收： 直接50Ω上拉到Vcc，或交流耦合+50Ω到地。
- LVPECL → CML： 必须AC耦合！并在CML侧提供正确的共模偏置。
2.6 信号完整性的“坏习惯”对比
在SI仿真中，我经常会看到两种逻辑家族的“坏习惯”显现出来：
- LVPECL的过冲问题： 由于它的低阻抗和高驱动能力，在端接不完美的时候，过冲特别严重。我见过一些设计，LVPECL信号的过冲直接超过电源电压，导致输入级击穿。
- CML的回波损耗： CML的输出阻抗虽然标称50Ω，但实际应用中，当频率升高，输出级的不理想会让S22变差。所以仿真时一定要注意S参数模型的频率范围。
好了，关于LVPECL和CML的特点，我就讲这么多。说到底，没有哪个“更好”，只有哪个“更适合”。在下一轮做设计前，对着我们今天这张表和SVG图想清楚——你的系统到底需要大力士还是节能王。那就不会选错了。