4. 高速数字信号中的共模与差模噪声归纳总结
做JESD204B链路设计这些年，我遇到最多的噪声问题，其实就两类——共模噪声和差模噪声。很多刚入行的工程师容易把这两者搞混，或者只知道概念但不知道在实际PCB上怎么区分。今天咱们就一次性说清楚。
4.1 差模噪声
差模噪声，说白了就是跟我们想要的有用信号叠加在同一对差分线上的干扰。它跟信号一样，电流从正端流出、从负端流回，形成一个环路。
举个例子：我们在JESD204B发送端输出的差分对，本来应该是一个正一个负完全对称的波形。但实际的PCB上，走线阻抗不连续、过孔残桩、或者电源耦合进来的噪声，都会在差分对上产生一个不需要的差模分量。这个分量的幅度很小，但在高速率下足以让眼图变差。
- 来源：串扰、阻抗突变、电源噪声直接串入信号路径
- 路径：一条差分线进，另一条差分线回，环路面积取决于布线
- 对信号的影响：直接降低眼图高度和宽度，增加抖动
- 抑制方法：保持差分对严格的等长、同层、紧耦合；优化回流路径
差模噪声对JESD204B的眼图质量影响最直接。我在一个28Gbps的项目里发现，仅仅是差分对内两根线间距偏差了5mil，抖动就增加了3ps。所以——差分布线不是摆正了就完事，几何尺寸必须控制死。
4.2 共模噪声
共模噪声就完全不一样了。它的电流是两条信号线同相位、同幅度地流出去，然后通过地回路流回来。你想想看，差分信号在理想状态下，共模分量应该为零。但只要收发两端的地电位不一致、或者外部电磁场耦合到差分对上，共模噪声就出现了。
我印象很深的一个案例：某款JESD204B ADC，在实验室测试完全正常，一装到系统里眼图就塌了。排查了半天，发现是系统机箱地跟PCB地之间有0.5V的电势差，直接在差分线上叠了一个很大的共模电压，把接收端的CMRR给逼到了极限。
- 来源：地电位差、外部EMI耦合、电源/地平面分割
- 路径：两条信号线同时流出，通过大地/参考地形成闭合回路
- 对信号的影响：如果没有CMRR，共模会直接转换成差模；即使CMRR够好，也会引发接收器饱和或失调
- 抑制方法：Shielding接地、共模扼流圈、提高接收器CMRR
4.3 共模与差模噪声的对比
| 对比维度 | 差模噪声 | 共模噪声 |
|---|---|---|
| 电流方向 | 正端进，负端回（环路） | 两线同方向流出，经地回流 |
| 产生原因 | 阻抗不连续、串扰、电源耦合 | 地电位差、外部EMI、平面分割 |
| 对JESD204B的影响 | 直接降低眼图裕量、增加抖动 | 破坏差分平衡、引发接收器失调、造成链路同步失败 |
| 抑制难点 | 布线细节控制 | 需要系统级地设计和屏蔽 |
| Shielding的作用 | 间接：提供低阻抗回流，减少环路面积 | 直接：屏蔽层吸收并旁路共模电流到地 |
4.4 Shielding对两种噪声的抑制机制
Shielding设计对付共模噪声非常有效，对差模噪声则更多是间接帮助。我来解释一下：
- 共模抑制：屏蔽层（比如线缆的编织网或PCB上的地铜皮）为共模电流提供了一条低阻抗的返回路径。当共模电流流经屏蔽层时，磁场被约束在屏蔽内部，对外不辐射；同时屏蔽层把电流导入大地，防止进入接收端。
- 差模抑制：屏蔽层不直接作用于差模回路，但好的Shielding可以提供一个连续的、低阻抗的参考地平面，让差分对下方的回流路径更短、环路面积更小，从而间接降低差模噪声的幅度。
4.5 实战避坑指南
基于我多年的调试经验，整理了几条针对共模和差模噪声的“必查项”：
- 先查共模，再调差模。我习惯上手先测一下差分对的对地共模电压，用示波器AC耦合看低频波动。如果共模超过50mV，眼图大概率不会好。
- Shielding接地必须单点与多点结合。JESD204B链路在GHz频段下，屏蔽层多点接地才能有效旁路高频共模。低频段（<1MHz）反而要单点接地防地环。所以我一般用RC串联或磁珠做混合接地。
- 差分布线的“3W原则”不够。3W（线间距3倍线宽）对于普通信号还行，对于12.5Gbps以上JESD204B，我建议做到5W甚至更大，同时保证差分对内间距严格恒定。
- 连接器区域必须做屏蔽墙。我在一个四通道JESD204B的项目里，仅仅在连接器引脚两侧各加了一排地过孔，串扰就降低了6dB。这比加什么滤波电容都管用。
最后总结一句：共模噪声是“系统级”问题，差模噪声是“板级”问题。你如果发现JESD204B链路在实验室单板调试时OK，一联机就掉链路，十有八九是共模在作祟。这时候别去调差分走线，先检查地电平和屏蔽接地。
好了，这一章把共模和差模噪声的本质讲清楚了，也给出了Shielding设计下的对应策略。下一环节咱们就要进入具体的Shielding结构案例了。