第2章 JESD204B物理层结构：差分对、时钟、控制信号

做JESD204B链路设计，最先打交道的就是物理层。别小看这层，它直接决定了你的信号能不能从发射器完整跑到接收器。很多新人上来就怼协议层，结果板子调不通，最后发现是物理层埋了雷。这章咱们就把差分对、时钟和控制信号这三个核心东西掰开揉碎了讲。

2.1 物理层长啥样

JESD204B物理层说白了就是一组高速SERDES通道。每个通道（lane）跑在1.6Gbps到12.5Gbps之间，靠差分CML信号传输。发射端是电流模式逻辑，接收端内部端接50Ω到Vcc。嗯，这和常见的SERDES结构差不多，但它多了几个专属信号。

我大致画了张结构图，你一看就明白各部分的关联：

2.2 差分对：串行通道的核心

每条lane是收发端之间的一对高速差分走线。我见过不少项目，明明芯片选型没问题，结果因为走线错了导致眼图打不开。差分对设计有几点特别关键：

• 阻抗控制：差分阻抗100Ω，单端到地50Ω。PCB层叠结构必须精确计算，我习惯用叠层模拟器先跑一遍。记得曾经有个项目，工厂生产的阻抗实际只有95Ω，导致插损多了0.5dB，链路余量直接打对折。
• AC耦合电容：每条lane的TX端或RX端必须串隔直电容，典型值100nF。电容封装别太大，0402或0603，否则焊盘寄生电容会反射信号。我个人习惯把电容靠近接收器放置。
• 布线长度匹配：lane组内等长控制在±5mil内。我曾踩过一个坑：同一group内四条lane长度差20mil，结果skew太大，接收端的CDR锁不住。
• 共模电压：CML输出共模一般在Vcc-0.3V，接收端端接匹配。如果收发芯片来自不同厂商，最好查下共模电压范围是否兼容。

有人问我：差分对到底要不要包地？我的观点是：相邻lane间距足够（≥3倍线宽）时不用包地，反而包地容易形成共振腔。但如果你要穿过大面积的噪声源区域，加一条地线做隔离也未尝不可——前提是地线要有足够回流孔。

2.3 时钟系统

JESD204B有两类时钟：DEVICE_CLK和SYSREF。

DEVICE_CLK

这是SERDES的参考时钟，所有lane的PLL靠它锁定。频率通常等于lane速率除以某个整数倍，比如12.5Gbps的lane常用312.5MHz或156.25MHz。抖动是这里真正的魔鬼。我曾经在一个ADC项目中，为了省成本用了普通晶振，结果SYSREF建立时间抖动超了200fs，导致确定性延迟出现毛刺。后来换了低相噪晶振才稳住。

SYSREF

SYSREF是一个单端或差分脉冲信号，用来对齐所有芯片的内部帧时钟。它必须与DEVICE_CLK边沿有一个确定性的时序关系。换句话说，SYSREF到各芯片的传播延迟需要匹配。我设计多芯片同步系统时，会强制要求SYSREF走线等长，并在接收端加可调delay线。

2.4 控制信号：SYNC~

SYNC~是个有意思的信号。它由接收器（RX）驱动，低电平有效，告诉发射器（TX）重新开始初始通道同步序列（ILAS）。这个信号在物理层是开漏或推挽，具体看芯片要求。

• 功能：RX发现lane同步丢失或链路中断时，拉低SYNC~。TX检测到后停止发送数据，重新发起ILAS。
• 时序：SYNC~必须在几个PCLK周期内完成采样，所以布线延迟不能太大。
• 上拉：如果芯片是开漏输出，外部需要上拉电阻（通常1kΩ~10kΩ）。我习惯用4.7kΩ，兼顾速度和功耗。
• 噪声处理：SYNC~是低速信号，但容易被毗邻的高速lane串扰。建议在PCB上做短走线，或者加一个RC滤波（100pF+1kΩ），只要不拖慢响应时间。

说实话，SYNC~调试时最容易忽略。我曾经搞过一个案子，芯片老是进入ILAS重同步，百思不解，用示波器一抓发现SYNC~上有个几百毫伏的毛刺，源头是旁边一根SW线没处理好。加个滤波电容搞定。

2.5 物理层布线与屏蔽要点

把这几个信号放一起，物理层的屏蔽设计就清晰了：

其实，物理层设计有个大原则：分开、接地、短。把高速数据通道、时钟、控制信号在物理上隔开，各回各的电流路径。你想想看，如果SYSREF的返回电流跑到了差分对的地平面下，那就是活生生的噪声源。

以上，就是JESD204B物理层的三个核心要素。你手头要是正在做板子，先确认下差分对的走线是否满足100Ω，时钟抖动是否达标，SYNC~有没有被干扰。这些基础打牢固了，上层协议才有保障。