1. JESD204B 概述与 Shielding 的重要性
说起 JESD204B，其实它不算新东西了。但在高速数据转换链路里，它几乎成了默认的"硬通货"。
我入行那会儿，大家还在用 LVDS 并口传数据，速率一高，时钟歪斜、走线拥挤、功耗爆炸……
后来 JESD204B 一出来，串行化、内嵌时钟、多链路同步，确实解决了不少痛点。但新问题也跟着来了——
信号完整性和屏蔽设计，成了这块最难啃的骨头。
1.1 为什么 JESD204B 对 Shielding 如此敏感？
JESD204B 的物理层用的是 CML（电流模式逻辑），典型摆幅只有 400 mVpp 左右。
你想想看，这么小的信号，放在 6 Gbps 甚至更高速率下，周围只要有稍微大一点的串扰或共模噪声，眼图就糊了。
我记得有一次调试一块 4 通道 ADC 板，一上电链路就不锁。折腾了两天，最后发现是电源模块的散热片离差分线太近，容性耦合直接把信号淹没了。嗯，从那以后我 layout 时对屏蔽的敬畏心就上来了。
说白了，JESD204B 链路的高速率 + 低摆幅，决定了它必须靠物理隔离来保底。
你可以靠预加重、均衡、CDR 去补偿一部分损耗，但屏蔽设计做不好，这些都是白搭。
1.2 JESD204B 链路与传统并行接口的对比
先看一张对比表，你就能明白为什么屏蔽在 JESD204B 里更关键。
| 对比项 | LVDS 并行接口 | JESD204B 串行接口 |
|---|---|---|
| 单线速率 | 一般 ≤ 1 Gbps | 通常 6～12.5 Gbps |
| 信号摆幅 | 350～400 mVpp | 200～400 mVpp（CML） |
| 时钟方案 | 独立时钟线 | 内嵌时钟（CDR 恢复） |
| 典型通道数 | 12～24 对差分线 | 1～8 对差分线 |
| 抗噪依赖 | 共模抑制 + 走线隔离 | 必须配合屏蔽结构 |
你看，速率提高了一个数量级，但信号幅度几乎没变。物理层那点微弱余量，全靠屏蔽和 layout 来撑。
1.3 JESD204B 链路中的屏蔽关键节点
下面这张 SVG 图，画的是从 ADC 到 FPGA 的典型 JESD204B 链路，标注了必须做屏蔽处理的位置。
1.4 屏蔽设计不当的典型症状
我在项目中遇到最多的是这两类现象，你可以对照着排查：
- 误码率随温度漂移： 温度升高，介质损耗和导体电阻变化，屏蔽不连续处的辐射耦合加剧，导致链路间歇性失锁。
- 眼图低频抖动大： 屏蔽罩与地层连接不良时，外部干扰会调制到信号上，表现为 1 MHz 以下的抖动。
1.5 本章小结
JESD204B 的性能上限，很大程度上取决于你给信号留了多少干净的路。
屏蔽不是玄学，它是信号完整性的物理基础。从 ADC 的焊盘到 FPGA 的焊盘，每一段走线、每一个过孔、每一个连接器，都需要认真考虑回流路径和电磁隔离。
好了，概念和重要性先聊到这里。后面每一章，我都会拿实际案例来讲具体的屏蔽设计方法。